인텔은 6월의 VLSI 심포지엄에서 자사 최초로 EUV 노광을 쓴 인텔 4 공정을 공개했습니다. 

 

 

이것은 지난 20년 동안 인텔 공정의 발전입니다. 10nm/10nm 슈퍼핀/인텔 7은 사실상 같은 노드이기에 1개의 노드를 3년 정도 쓰는 셈입니다. 22nm까지는 2년마다 새 노드가 나왔다가 14nm 이후에 3년으로 주기가 길어졌습니다. 인텔 14nm는 14nm, 14nm+, 14nm++가 있었으며, 브로드웰 전에 나왔던 14nm-나 코멧레이크의 14nm+++ 같은 것도 있었고, 인텔 10nm는 캐논레이크 때 먼저 쓰기도 했지만 이런 자질구레한 것들은 넘어갑시다. 

 

인텔 10nm 슈퍼핀은 인텔 10nm+에 해당되고, 인텔 7은 원래 인텔 10nm 인핸스드 슈퍼핀이라 불렸으니 사실상 10nm++입니다. 인텔 10nm는 TSMC N7에 해당되며 10nm 슈퍼핀은 N7P 수준입니다. 다만 TSMC는 N7+/N6에서 EUV를 도입했으니 인텔 7이 딱 N7+/N6이라 말하긴 어렵습니다. 어쨌건 인텔 4는 인텔 최초의 EUV 노광 공정으로 TSMC N5와 경쟁하며, 인텔 3이 TSMC N5P, N4와 경쟁하게 됩니다. 

 

 

 

인텔 4의 특징은 이렇습니다. 

라이브러리리의 면적을 줄여 트랜지스터 밀도를 2배로 향상

EUV를 트랜지스터층과 배선층까지 5개의 층에 사용

같은 소비 전력에서 20% 이상의 클럭 향상

EMIB/포베로스 패키징을 사용 가능

 

 

트랜지스터 층의 경우 인텔 7에서 4로 오면서 미세화가 대폭 진행됐습니다. 좌우 셀 사이의 디퓨전 블록은 인텔 10nm에서 싱글 디퓨전 블럭으로 바뀌었으며, 세로 방향 배선 간격인  컨택트 폴리 피치는 54nm/60nm에서 50nm, 핀 피치(그림의 가로 방향 회색 핀)은 34nm에서 30nm, 디퓨전 그리드는 2핀에서 1핀으로 줄었고, 트랜지스터의 기본 구성도 4핀에서 3핀이 됐습니다. 그래서 PMOS와 NMOS를 조합한 CMOS의 최소 구성(아마도 인버터 회로)의 면적은 거의 절반이 됐습니다.

 

 

그 다음은 트랜지스터 가장 위의 M0과 연결하는 COAG(Contact Over Active Gate)인데요. 2017년에 공개했던 슬라이드에선 회로 안에 이걸 넣는 액티브 게이트로 면적을 줄이겠다고 했으나 실제로는 인텔 7, 10nm 인핸드스 슈퍼핀에서 도입됐습니다. 인텔 4에서는 2세대로 발전했으나 새로운 배선 피치에 맞춘 것이지 근본적인 변화가 있던 건 아닙니다. 

 

 

디퓨전 그리드는 NMOS와 PMOS 트랜지스터 사이를 2개의 핀 너비로 연결하다가 이제 1개의 핀으로 줄였습니다. 또 핀의 수를 4개에서 3개로 줄여도 구동 정력이 충분히 나올 수 있었습니다. 여기까지는 인버터의 이야기니까 모든 로직 회로에서 이렇게 해서 면적을 줄였다는 건 아니지만, 인텔 7과 다이 면적이 같을 경우 인텔 4에서 트랜지스터 면적이 대폭 줄어들었다는 점은 분명합니다. 

 

 

그 다음이 배선입니다. 인텔 10nm 공정에서 일렉트로 마이그레이션(배선 금속의 결함)이 문제가 되어, 이를 해결하기 위해 코발트를 배선층의 최하단(M0, M1)에 넣었다는 사실을 잘 알려져 있습니다. 코발트는 평균 자유 공정이 짧아 일렉트로 마이그레이션에 강하지만 저항값이 구리의 6배이기에, 트랜지스터 밀도를 높이는데 도움이 되도 클럭 향상이나 전력 사용량 절감에는 알맞지 않습니다. 

 

그래서 인텔은 인텔 4에 개선된 구리를 썼습니다. 이걸 쓰면서 배선 수가 1층에서 18층으로 늘어났고(컨택티드 게이트 포함) 인텔 7보다 배선이 약간 가늘어졌습니다. 지금까지는 M0/M1이 로컬 인터커넥트(가까운 거리를 연결)로 취급됐고 M2 이후가 글로벌 인터커넥트(좀 더 먼 거리를 위한 배선)에 썼으나, 인텔 4에서는 M0~M4를 로컬 인터커넥트로 씁니다. 인텔 4는 트랜지스터 층과 컨택티드 게이트에 더해 개선된 구리 배선을 쓰는 M0~M4에 EUV 노광을 사용합니다. 

 

 

이것이 개선된 구리 층입니다. 인텔 4에서는 탄탈 배선 안쪽에 구리 배선을 넣고, 그 안에 구리 배선을 배치했습니다. 저항을 줄이면 전력 사용량이 줄어들며, 기생 전압에 따른 배선 지연 역시 줄어듭니다. 이 구조는 글로벌 파운드리가 먼저 제안한 것인데, 코발트 배선으로 구리를 커버하면 보다 높은 전압까지 버틸 수 있습니다. 

 

 

가로 축이 인가되는 전압, 세로 축이 누적 고장률입니다. A와 D는 구리, B/C/E/F는 코발트 배선을 추가한 것이며, 두께에 따라 자세한 값이 달라지지만 어쨌건 더 높은 전압을 넣얼 수 있어 일렉트로 마이그레이션의 발생을 줄여줍니다. 인텔 7의 코발트 배선과 인텔 4의 개선된 구리 배선은 10년 간 고장률이 0.1% 미만이며, 인텔 7의 구리 배선은 고장률이 이보다 더 높습니다. 배선 저항의 경우 인텔 7의 코발트 배선이 1이라고 하면 인텔 7의 구리 배선은 0.75, 인텔 4의 개선된 구리는 0.65 수준으로 줄였습니다. 

 

글로벌 파운드리의 논문에 따르면 이 구조에 코발트를 쓰기 위해 EUV가 필요하진 않습니다. EUV는 배선 미세화를 위해 쓴 것이고, 미세화된 배선에서 일렉트로 마이그레이션을 억제하기 위해 코발트를 쓴 것으로 보입니다. 

 

 

이제 노광입니다. 인텔의 SAQP는 1개의 그래이팅과 4개의 레이어를 조합해서 노광을 진행했습니다. 당연히 배선의 자유도가 떨어지고 패턴과 노광이 겹쳐지니 전처리/후처리가 따로 필요하며, 패턴이 어긋날 수가 있었습니다. 그래서 기존에는 배선끼리 연결이 되지 않거나 쇼트가 날 수 있어, 이를 감안하여 배선을 더 크게 잡았어야 했습니다. 하지만 EUV를 도입하면 하나의 층으로 만들 수 있기에 공정 과정이 대폭 줄어듭니다. 위 이미지는 예를 들어서 그렇다는 거지 실제 제품에서 저 정도로 차이가 난다는 건 아닙니다. 

 

 

인텔 7은 가로 방향인 디퓨전 브레이크에 1개의 핀을 썼지만 세로 방향인 디퓨전 그리드는 2개의 핀을 썼습니다. EUV를 쓴 인텔 4에서는 배선의 오차가 줄어들면서 1개의 핀으로도 충분해졌습니다. 

 

 

또 EUV를 도입해서 생산성도 개선됐습니다. 반도체 생산의 초기 비용에서 큰 비중을 차지하는 것이 마스크 제조 비용입니다. 한번 만든 마스크는 여러번 쓸 수 있으나, 어쨌건 처음 마스크를 만들 때는 돈이 들어가는데요. 인텔 7 공정에서 마스크 제조 비용이 20% 가량 줄어들었고, 노광까지 포함한 처리 과정은 5% 가량 줄었습니다. 만약 EUV를 쓰지 않았다면 마스크 수는 인텔 7에 비해 10% 늘어나고 처리 과정은 20%가 늘었을 겁니다. EUV는 하나의 노광 스탭을 1번의 노광으로 끝내지만, ArF와 액침을 조합한 SADP는 노광 스탭이 2번, SAQP는 3번이 필요하며 그 때마다 다른 마스크를 써야 합니다. 

 

그렇다고 해서 가격이 떨어진다는 보장이 있는 건 아닙니다. ArF 마스크보다 EUV 마스크가 더 비싸고, 노광기 역시 EUV의 소비 전력이 더 큽니다. ASML의 250W 짜리 EUV 노광기는 21.5KW의 전력을 필요로 합니다. 거기에 EUV 노광기 자체가 비싸기에 EUV를 써서 마스크 수를 줄이고 배선을 줄였다고 해도, 지금 당장 가격이 떨어지긴 힘들어 보입니다.

 

 

이제 성능입니다. 앞에서 최대 20%의 클럭 향상 효과가 있는데 그 구체적인 내용이 이렇습니다. 인텔 7의 2.1GHz와 똑같은 전력을 쓸 경우 2.4GHz, 즉 21.5%의 클럭 향상 효과가 있으며, 2.1GHz를 유지한다면 소비 전력은 40% 가량 줄어듭니다. 이 표에 나온 업계 표준 코어는 x86이 아니라 Arm Cortex-A7x 계열로 보입니다. 

 

전원 전압은 3VT(ULVT/LVT/SVT)와 4VT(ULVT/LVT/SVT/HVT)를 고를 수 있습니다. 위 이미지에선 6VT/8VT라 나와 있으나, 이는 PMOS와 NMOS가 다른 전압을 쓰기 때문이며 실제로는 3종류와 4종류가 있습니다. 3VT는 저전력이지만 클럭은 3.5GHz가 한계이며 인텔 7에 비해 6% 정도 오르는데 그칩니다. 4VT는 최저 클럭 2.4GHz, 최대 3.7GHz까지 올라갑니다. 모바일에서는 3VT를 써서 성능/전력 효율을 올리고 데스크탑은 4VT로 클럭을 높입니다. 

 

지금까지 인텔은 모바일과 데스크탑 프로세서의 다이가 똑같았기에, 이렇게 용도별로 다른 구성을 쓰기 어려웠으나 인텔 4 공정으로 만드는 메테오 레이크는 칩렛 구성이니 모바일 CPU 타일과 데스크탑 CPU 타일로 나누기 어렵지 않아 보입니다. 

 

 

L2/L3 캐시도 2가지 SRAM 셀이 있습니다. High Density(고밀도)와 High Current(고속)입니다. HCC가 기본 SRAM 셀로 면적은 0.03제곱μm입니다. L0이나 L1 캐시, 코어 내부의 레지스터 파일에 씁니다. HDC는 핀의 수를 2개 줄여 전류를 줄이고 속도를 낮추지만 밀도는 높아집니다. HDC는 0.55V로 작동하며 HCC는 0.6V입니다. 

 

 

마지막은 MIM 캐패시터입니다. 인텔은 10nm 슈퍼핀에서 슈퍼 MIM 캐패시터라는 콘덴서를 배선층에 내장했습니다. 인텔 7에서는 이를 그대로 사용하고, 인텔 4에서는 용량을 두배로 늘렸습니다. 그래봤자 1제곱μm 당 용량이 376fF니까 저장할 수 있는 전하 용량은 매우 작습니다. 콘덴서를 넣으면 아날로그 회로를 구축하기 편리하고, 패스 컨트롤러 역할을 하여 동작 속도를 높이기 편해집니다. 

 

 

여기까지 보면 다 좋아 보이지만 가장 중요한 수율을 공개하지 않았습니다. 메테오레이크가 완성되어 정상 작동하는 샘플이 나왔다고 했지 그 수율은 공개하지 않았습니다.