VLSI 2020에서 IMEC이 CFET에 대한 논문을 발표했습니다. 아래 내용은 제일 저자인 Airoura Hiroaki와 나눈 이야기를 간추린 것입니다. 

 

FinFET는 이제 남은 수명이 별로 없습니다. 3nm 공정에서는 HNS(Horizontal Nanosheets)를 도입합니다. TSMC는 3nm에서 FinFET를 유지하지만 2nm에서는 새로운 구조를 도입합니다. 인텔은 7nm까지 FinFET를 유지하다가 5nm에서 HNS를 쓸 겁니다. 

 

그리고 HNS 다음에는? CFET(Complimentary FETs)가 나올 겁니다. 

 

 

28nm 공정은 High-K/메탈 게이트를 사용하고, 16/14nm에선 FinFET를 도입했으며, 7/5nm에서는 EUV 노광 장비를 도입합니다. 그 밖에 Co 응용에서는 MOL(Middle of Line)을 사용합니다. MoL은 트랜지스터(FOEL)과 더층 배선(BEOL)을 함께 연결하는 구멍(Via)로 imec는 Co를 사용하지만 그 밖에 Mo나 Ru 같은 선택지도 보고 있습니다. 

 

4/3nm에서는 나노시트 구조의 트랜지스터를 사용합니다. 게이트 올 어라운드(GAA)와 나노시트가 7, 5, 3nm 공정에서 본격적으로 도입될 겁니다. 2nm에서는 BPR(Buried Power Rail)의 Forksheet 트랜지스터를 사용합니다. 1nm에서는 BPR의 CFET(Complementary FET)를 사용할 겁니다. 

 

imec의 내부 목표는 3nm에서 나노시트, 2nm에서 포크시트, 1nm에서 CFET를 사용하는 겁니다. FinFET에서 CFET까지 오면컨택트 폴리 피치는 줄어들고 nMOS와 pMOS가 분리돼 SRAM의 면적을 줄이는 효과가 있습니다. 포크시트와 CFET는 nFET와 pFET를 적층해 n에서 p까지의 거리를 줄입니다. 

 

 

지금든 monolithic CFET를 이미 개발했습니다. nFET와 pFET를 따로 만들어서 하나로 합치는 것이죠. CFET는 두 종류의 FET를 하나의 실리콘 위에 제조합니다. imec는 이렇게 만들어서 합치는 비용이 원가의 1% 정도를 차지한다고 설명합니다. 싸다는 소리죠.

 

 

CFET의 공정이 복잡하긴 하지만 CMOS와 SRAM의 면적을 줄일 수 있어 밀도는 더욱 높아집니다.