TSMC, 절대다수의 7nm 고객이 6nm로 갈 것

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참고/링크	http://news.mydrivers.com/1/625/625343.htm

얼마 전에 TSMC는 6nm(N6) 공정을 발표했습니다. 7nm(N7) 공정을 기초로 개선한 공정으로, 높은 가성비가 특징이며 연구 개발/양산/출시 속도를 앞당길 수 있습니다.

TSMC의 CEO는 절대 다수의 7nm 공정 고객들이 모두 6nm 공정으로 전향해, 사용률과 양산 생산량 등이 모두 늘어날 것이라 기대하고 있습니다.

6nm 공정은 EUV를 사용하며, 7nm+에 극자외선 노광층을 더해 7nm보다 트랜지스터 밀도를 18% 높이며, 7nm 설계와 완전 호환된다는 특징이 있습니다. 2010년 1분기에 시험 생산될 예정입니다.

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Comments '4'

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로리링 2019.05.03 02:22

2010년 2020년 오타용 내년이라 근데 공정개선 효과가 늘려나요?
유크 AMD의 노예 - 좀 더 잘 되고 싶은 인생이 꿈입니다- 2019.05.03 02:55

몇년 전에 7nm 만들줄 안다고 자랑하던 인텔은 아직까지도 10nm대를 못 벗어났는데 벌써 6nm..

여하튼 TSMC 6nm 공정에서 불미스러운 일 없이 모든 칩이 잘 생산되었으면 좋겠네요. 오버클럭도 잘 되면 좋구요(?)
군필여고생쟝- 2019.05.03 09:44

클럭만 잘뽑아준다면야...
?
quapronuet 2019.05.03 09:58

대체 n7+랑 n6이라는 네이밍이 왜 나오고 뭔 차이인건가 했는데 나름 꽤 자세하게 정보가 나왔더라구요.

https://www.semiwiki.com/forum/content/8149-2019-tsmc-technology-symposium-review-part-i.html
https://www.anandtech.com/show/14290/tsmc-most-7nm-clients-will-transit-to-6nm

대충 n7+은 재설계가 필수적이며 EUV 적용은 4개 레이어에 로직 밀도 향상은 20% 정도 (n7 대비),
n6은 재설계 없이 n7 설계를 그대로 쓸 수 있고, 그대로 쓸 경우엔 로직 밀도 향상은 없더라도 5개 레이어에 EUV 적용이 되다보니 수율이나 동작 특성 등의 측면에서 이득이 있을거고, n6의 새 셀 라이브러리로 재설계를 하면 로직 밀도를 18% 정도 (n7대비) 올릴 수 있다 라네요.
n7/n6이 16/12nm의 관계랑 비슷한점이 좀 있는거 같네요.

n5는 EUV 적용 14개 레이어에 로직 밀도 80% (n7 대비) 향상이고, SRAM과 아날로그 밀도 향상치도 적어줬네요. 각각 30%라는데, 왜 멀티칩/공정 설계가 필요한 건지 보여주는 셈이려나요.

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