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조회 수 1901 댓글 8
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하배에서도 올렸던 이야기인데 조금 더 글을 다듬어 올립니다.

현재 인텔은 가장 미세한 공정을 갖고 있지만 정작 그 공정에서 생산하는 칩의 설계밀도가 매우 낮습니다.
브로드웰 2C/GT2다이가 1300M/82mm^2, 브로드웰 2C/GT3 다이가 1900M/133mm^2의 밀도입니다. 일반적으로 좀 더 많은 양의 유닛을 확보하기 위해서 고밀도로 설계되는 GPU 부분이 더 큰 다이와 작은 다이의 밀도가 별반 차이가 없기도 하고, 절대적인 밀도가 낮은편인데 TSMC 16nm 공정의 A10과 비교하면 3300M/125mm^2로 1.5배 이상 벌어집니다. 단위면적당 트랜지스터 카운트가 크게 적습니다.
이 차이를 비슷한 체급의 GPU 코어로 비교하면 동일한 384ALU의 브로드웰 GT3과 A9X의 GPU 면적을 비교하면 아래와 같습니다. 

Slide 10 - Iris 6100 Die Labelled_678x452.png

브로드웰 2C/GT3 구성의 다이샷. 133mm^2의 면적의 과반을 GPU가 차지하고 있습니다.

A9XDie_Chipworks_Annotated.jpg

A9X의 다이입니다. 이미지 축척이 달라서 꽤 커보입니다만 해당 칩의 다이면적은 147mm^2입니다. 그리고 GPU가 차지하는 면적은 그 절반도 채 되지 않습니다. 같은 세대 공정에서 저정도의 면적 격차가 발생합니다. 심지어 인텔 GT3 쪽은 다이면적을 집어삼키는 괴물인 ROP가 절반 밖에 안되는데도 불구하고 이정도입니다.
물론 인텔의 주력라인인 데스크탑 CPU와 같이 병렬성이 낮아 소수의 유닛을 고클럭으로 밀어붙일 수 있고 소비전력의 상한이 유연한 환경에서는 적절한 방향입니다. 실제로 소비전력을 넉넉히 확보할 수만 있다면 절대성능에서 앞서긴 합니다.
 문제는 GPU와 모바일 SoC의 영역에서는 이야기가 달라서 GPU는 병렬성이 높은 연산을 주로 하는 특성상 동작클럭이 다소 낮아지더라도 같은 다이 면적에서  가능한한 많은 양의 유닛을 확보하는게 효율적입니다. 모바일 프로세서는 소비전력 범위가 제한되는데, 이 영역에선 대체로 저밀도 설계에서 밀도를 희생해 달성한 고클럭대에서의 클럭 마진은 낭비일 뿐입니다. 그럼에도 불구하고 CPU, GPU, 모바일, 데스크탑 가리지 않고 똑같은 저밀도 설계입니다. 
같은 아키텍쳐를 저밀도 고클럭 - 고밀도 저클럭 설계로 양쪽을 겸해서 쓰는건 그렇게 드문 일도 불가능한 일도 아니라 모바일 영역에서 꽤 자주 보이는데 화웨이나 미디어텍의 보급형 라인에선 동일한 A53을 고클럭 저효율 - 저클럭 고효율로 빅리틀 구성을 한 SoC들도 있고 스냅드래곤의 경우는 Kryo 코어를 목표 클럭범위와 캐시 크기만 달리한 설계로 빅리틀 구성으로 사용하고 있고, 경쟁상대인 AMD도 Steamroller 에서 Excavator로 넘어가면서 고밀도 설계로 이행하여 모바일 영역에서의 전력대 성능비를 수십%단위로 향상시키고(물론 AMD 주장인 50%대와는 달리 벤치마크를 보면  비슷한 ULV급에서의 향상이 27% 정도긴 합니다.) 남는 다이공간엔 사우스브릿지까지 완전히 통합시켜 온전한 SoC화를 달성한 바도 있습니다.
이해를 위해 첨부하면 작동클럭과 밀도의 관계는 SRAM 셀의 경우 대략 이런 경향을 보입니다.

1.png

 


이래저래 인텔도 하자면 못할건 전혀 없을듯 한데도 불구하고 여전히 목표에 적절치 못한 방향을 몇년째 질질 끌고 있는건데 그럼에도 불구하고 어느정도는 되는 결과물이 나오는 인텔 공정이 대단하긴 합니다만 상대보다 앞선 공정을 유지하는 전략도 무너져 틱톡이 아니라 PAO후우 쿰척쿰척이 되어버린 지금에까지 버티고 있는건 상당히 의문스럽습니다.



  • ?
    다르타냥 2017.01.10 01:01
    이게다 경쟁사가 약해서..ㅜ
  • ?
    exahz 2017.01.10 01:35
    저도 잘 모르지만.. 흥미로운 토의주제인듯하여 글 남깁니다. 아시다시피 모바일 SoC에는 에너지 효율을 올리기 위해서 special IP block이 데스크탑이나 서버 환경보다 많이 들어갑니다. General-purpose인 CPU로 돌리는것보다 효율이 잘나오니까요. 그렇다고 또 모든 IP들을 동작시키는 상황이 자주 있지는 않을겁니다. 제한된 power budget 내에 동작해야하기 때문에 (DarkSilcon). 말씀하신것과 함께 이런 저런 장점때문에 고밀도 설계로 가는건 이해가 됩니다. (Area budgeting, 웨이퍼 당 뽑을 수 있는 칩 수를 늘린다던가.. 등)

    문제는 인텔인데.. 이제 인텔 쪽 철학을 추측해봐야할 것 같습니다. 일단 모바일 환경과 거리가 좀 있는것 같구요. 이건 어떨까요. 인텔: 우리는 같은 목적의 하드웨어를 설계해도 남들보다 적은 트랜지스터로 할 수 있다. 따라서 저밀도 설계를 한 것이고, 고클럭과 단위 면적 당 낮은 발열을 달성한다.

    제 머리로는 요정도네요.. 최근 세대의 인텔 칩도 이런 경향이 유지되고있는지 궁금하긴합니다. 다음분이 정답을 알려주시길!
  • ?
    exahz 2017.01.10 01:52
    다이 사진을 다시 보고있는데요. 인텔쪽에 없는 부분들을 A10에서도 다 빼내면 인텔이 저밀도라는 대전제가 흔들릴 가능성도 있을것 같습니다. 각 제조사 공정별로 칩의 밀도와 레이어 수를 비교해보면 좋을텐데.. 어디서 본 기억들은 나는데 막상 찾으면 잘 안나오겠죠? VLSI나 공정 쪽 고수님들이 오시길 기다려 보시죠..
  • ?
    RuBisCO 2017.01.10 06:56
    사실 많이 러프하게 비교하는거긴 합니다. PowerVR쪽과 인텔 IGP는 ALU 숫자가 같은 레벨이라고 해도 사실 아키텍쳐가 크게 달라서 1:1로 비교하긴 그렇긴 하죠. 다만 인텔 다이에서 IGP와 CPU의 비중과 무관하게 밀도가 큰 차이가 안나는 건 여전하고, 그리고 위에 이야기한 밀도는 전체 칩의 트랜지스터 카운트/다이면적입니다.
  • ?
    recluse 2017.01.10 11:31
    제가 생각하기에는, CISC아키텍쳐인 x86 cpu의 경우 모바일의 RISC아키텍쳐인 arm cpu보다 명령어셋이 복잡하고 계산이 복합화되어 있기 때문에 유닛당 요구되는 전류량이 많기 때문이지 않나 싶습니다. 실제로 2012년인가부터 공정은 낮아지는데 면적당 공급되는 전류량은 비례하게 줄어들지 못해서 무작정 밀도를 높이면 전류가 통하지 않아 못쓰게 되는 부분이 생기는 '다크실리콘'문제가 대두되기 시작했죠. 그래서 인텔은 cpu성능을 계속 높이려면 제조단가가 높아지기에(밀도를 너무 높이면 다크실리콘이 발생하여 면적을 높여야 성능이 많이 오름) gpu를 같이 설계하여서 cpu사용량에 따라서 gpu클럭이 조정되는 방향으로 선회한 것으로 알고 있습니다.
    생각해보면, 성능이 절대적으로 중요한 E시리즈도 밀도는 그렇게 오르지 않고 면적만 키운 것을 보면 그럴싸 하다고 생각되네요
  • ?
    RuBisCO 2017.01.10 12:34
    다크 실리콘은 세대진전에 따른 트랜지스터 밀도증가에 비해서 트랜지스터 소비전력의 감소폭이 따라가지 않아 TDP를 유지하면서는 사용할 수 없는 여분의 실리콘 면적을 말합니다. 이 부분을 타개하는 방법이 그 공간에 소비전력이 적고 동시에 큰 부하가 가해질 일이 드문 SIP 들과 GPU 등을 구겨넣는거죠. 이거랑은 또 다른 별개의 이야깁니다.
    오히려 그런면에서 더 바람직한 부분인데 위에서 이미 예시로 든 Excavator의 경우는 고밀도 라이브러리로 이행하면서 프로세서의 소비전력을 줄이고 남은 여유공간에 사우스브릿지를 넣을 수 있었습니다.
  • profile
    와웅 2017.01.11 08:54
    바탕화면 표시기가 생각보다 크군요 @.@
  • ?
    RuBisCO 2017.01.12 05:49
    그냥 다이면적을 아낄 뿐이라고 착각했는데 실제론 굉장히 덩치가 크더군요.

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