https://chipsandcheese.com/p/analyzing-lion-coves-memory-subsystem

 

디코더 8개의 규모 치고 IPC가 제대로 활성화되지 못하고 있다고 보는 C&C는 ARL은 L1.5의 도입으로 L1과 L2 사이 통신시 L1의 적중률시 레이턴시 자체는 올려주는데, L2의 적중률을 트레이드 오프 했고, L2 미스로 인해 L3/DRAM의 레이턴시는 자꾸 늘어난다... 즉 1/2/3 사이에 넣은 1.5는 미스 설계다... 로 보는 듯 합니다.

아마 관련해선 opcache 너무 크게 쓰는거 좋지 않다 등등의 설계 쪽 격언도 이미 있다보니 어느정도 예건된 사항인 듯 하고, 줄이려면 1.5를 비활성화하던 1.5를 낀 최적화 루틴을 다시 찾던 둘 중 하나를 해야겠네요.