현재 반도체 제조 기술은 미세화의 교착 상태에 빠져 있습니다. 현재라고 해봤자 10년 전부터 그런 이야기들이 나오기 시작했지만요. 가장 큰 이유는 반도체 회로의 미세 패턴을 형성하는 리소그래피 기술(노광 기술)이 기본적으로 변하지 않는다는 겁니다.

 

반도체 노광 기술의 해상도는 광원 파장과 광학계의 개구(열려진 구멍)에 따라 결정됩니다. 파장을 짧게 하거나 개구의 수를 늘리면 해상도가 향상되, 회로 패턴의 최소 길이가 줄어듭니다.

 

 

여기에선 해상도 R = 비례 계수 k1 X 광원 파장 λ / 개구 수 NA 라는 공식을 제시하네요.

 

최첨단 반도체 칩을 제조하는 데 쓰는 노광 기술은 ArF 레이저 광원과 물의 굴절을 렌즈로 활용해 100% 순수한 물에 담궈서 작업하는 ArF 액침 노광 기술입니다. ArF 레이저의 파장은 913nm, 개구 수가 높은 노광 장치는 1.35에 비례 개수는 0.25 이하가 안되니 0.26으로 잡으면 38nm 하프 피치가 나옵니다. 바꿔 말하면 이것이 ArF 액침 노광에서 실현 가능한 최대 해상도입니다.

 

노광 장치의 최대 기업인 네덜란드 ASML은 10년 전인 2007년에 개구 수 1.35의 ArF 액침 노광 장치인 XT1900i를 출시했습니다. 이 제품의 해상도는 40nm니 한계에 가깝습니다. 이후 이를 개량한 ArF 스캐너를 계속 개발했지만 차세대 제품인 NXT:1980Di도 193nm의 파장과 1.35의 개구 수를 지녔다는 점은 변하지 않았습니다.

 

대신 차세대 ArF 장비는 멀티 패터닝을 지원합니다. 멀티 패터닝은 1층의 미세 패턴을 만들기 위해 여러 번의 노출을 반복하는 것을 의미합니다. 일반적으로 1층을 만드는 데 1번의 노광으로 끝내지만 멀티 패터닝으로 여러번 작업하면 피치의 길이를 절반 이하로 낮출 수 있습니다. 비례 계수가 0.25 이하로 떨어지는 게 가능한 것이죠.

 

2번의 노광으로 해상도를 2배, 패턴 최소 크기를 절반으로 줄인 더블 패터닝은 이미 실용화됐습니다. 실용 단계에 접어선 첨단 공정인 16/14nm 칩에선 더블 패터닝이 필수입니다. 더블 패터닝은 하나의 레이어를 형성하기 위해 노광(감광성 수지에 빛을 비춰 임시 패턴을 형성)과 에칭(웨이퍼 표면의 임시 패턴에 따라 깎아내는 작업)을 두번 수행합니다.

 

그러나 멀티 패터닝에는 단점이 있습니다. 생산성이 줄어들어 제조 비용이 오른다는 거죠. 다른 웨이퍼 두장 처리할 시간/장비로 웨이퍼 한장을 붙들고 있으니까. 또 레지스트나 에칭 재료도 그만큼 들어가고, 노출을 매우 정확하게 정렬해야 합니다. 그리고 패턴 형상이 왜곡되기도 합니다. 멀티 패턴의 노출 수가 늘어날수록 이런 단점은 심해집니다.

 

올해 양산될 10nm 칩에선 더블 패터닝을 적용하는 레이어가 늘어나고, 트리플 패터닝(3번)을 도입할 가능성이 높습니다. 또 4번 노출을 도입할지도 모른다네요. 이렇게 되면 처리량이 크게 떨어지고 해상력 패턴 왜곡은 꽤 심해집니다. 2019/2020년에 생산될 7nm 노드는 4번 노출을 써야 가능한 해상도일듯 합니다.

 

 

ArF 액침 노광 기술의 해상도. 싱글 패터닝의 계수 k1을 0.26이라고 가정해서 계산.

 

따라서 첨단 로직을 생산하는 인텔, TSMC, 삼성 전자, 글로벌 파운드리는 7nm 세대에서 본격적인 양산을 위해 기존의 ArF 액침 멀티 패터닝가지곤 안되며, EUV(Extreme Ultra-Violet) 노광 기술을 채택해야 한다고 봅니다. 좀 더 구체적으로 말하면 EUV를 넣어 ArF 액침 멀티 패터닝 노광을 가능한 줄이는 것입니다.

 

EUV 노광은 이론적으론 매우 훌륭합니다. EUV 노광은 파장이 13.5nm밖에 안되는 부드러운 X선을 광원으로 사용합니다. ArF 노광 기술의 193nm와 비교하면 파장이 1/10에도 안되는 것입니다. 그럼 파장만 봐도 해상력이 10배 이상 늘어난다는 소리죠. 허나 EUV 노광 기술은 광학계의 개구 수가 낮아 실제 해상도 향상은 4배 밖에 안되지만 그만해도 대단한 변화입니다.

 

 

ArF 액침 노광과 EUV 노광의 해상도 비교. ArF의 계수는 0.26, EUV는 0.34로 가정했을 경우.

 

 

 

위 자료는 ASML이 2016년 7월의 세미콘 웨스트 컨퍼런스에서 발표한 EUV와 ArF 프로세스 비용 비교입니다. EUV는 ArF 액침 멀티 패터닝에 비해 제조 비용이 줄어듭니다. ArF 싱글 패터닝보다는 EUV 노광이 비싸지만, ArF 액침 패터닝을 4번 수행하는 것에 비하면 저렴합니다. 또 해상 패턴의 왜곡이 적어지니 수율이 높아집니다.

 

간단한 평행 패턴을 비교할 경우 7nm 공정에선 중요 레이어에 54번의 ArF 액침 노광이 필요합니다. 허나 9번의 EUV 노광을 도입하면 핵심 레이어의 ArF 액침 노광 횟수가 21번으로 절반 이하게 됩니다. 그럼 처리 비용이 9% 정도 줄어들게 됩니다.

 

 

그러나 EUV 노광을 양산에 도입하려면 극복해야 할 점이 있습니다. 2월 26일부터 3월 2일까지 캘리포니아주 산호세에서 열린 최첨단 노광 기술에 대한 국제 학회인 SPIE Advanced Lithography에서 인텔은 "7nm 노드는 EUV가 절실히 필요하나 준비가 되야 사용할 수 있다((EUVL is highly desirable for the 7nm node but will only be used when it is ready)"라고 결론을 내렸습니다.

 

그 이유는 간단합니다. EUV 광원의 출력이 목표를 달성하지 못했기 때문입니다. 목표로 하는 광원 출력은 250W며, 이 정도는 되야 1시간에 125장 이상의 웨이퍼를 처리해 양산이 가능합니다. 허나 현재 안정적으로 얻을 수 있는 광원 출력은 130W로 최대 처리량이 85장밖에 안됩니다. ASML도 최대 출력은 210W 정도를 보고 있습니다.

 

ASML의 광원 출력 값에 비해 EUV 노광을 도입해 개발 중인 회사들이 발표한 출력 값은 낮습니다. 삼성전자의 경우 작년 가을부터 올해 초까지 광원 출력이 크게 늘었다는 데이터를 발표했는데, 2016년 6월까진 130W, 11월엔 135W, 12월엔 160W, 2017년 1월에는 200~205W까지 올라갔다고 합니다. 어쨌건 250W하곤 거리가 있네요.

 

EUV 노광 기술은 EUV 노광기의 가동률이 높지 않다는 문제도 있습니다. 인텔은 2016년에 처음 도입했을 때 가동률이 70%였지만 2016년 말에는 75%로 증가했다고 언급했습니다. 75%는 간단히 말해 4주 동인 1주일은 가동하지 못했다는 이야기입니다. 그래도 계속해서 올리고 있는 추세지만요.

 

 

EUV 노광 기술은 마스크나 레지스트 등의 인프라 기술을 새로 개발해야 합니다. 10년 이상의 개발 기간을 거쳐 인프라 기술은 양산 단계까지 왔습니다. 인텔은 EUV 노광 인프라를 구축하는 8개의 핵심 기술 준비가 됐는지를 평가했는데, 8개 중 6개는 양산 준비가 끝났고 하나는 곧 준비됩니다. 나머지 하나는 시간이 걸리네요.

 

 

 

인텔과 삼성의 SPIE Advanced Lithography 강연을 보면 EUV 노광을 양산에 적용하기까지는 아직 시간이 걸림을 알 수 있습니다. ASML은 최첨단 로직을 사용하는 반도체 업체가 EUV 노광 기술을 2018~2019년에 도입할 것으로 전망했습니다. 이게 앞당겨지진 않을 것입니다. 소량 생산은 논외로 치고 양산은 2018년 하반기나 2019년 상반기에 가능할 것입니다.