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2017.02.17 00:26

7nm의 SRAM 기술을 TSMC와 삼성이 발표

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조회 수 2093 댓글 0
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참고/출처 http://pc.watch.impress.co.jp/docs/colum...44544.html

c차세대 제품을 위한 고성능 대규모 SoC (System on a Chip)의 제조 기술이 급속히 미세화하고 있습니다. 차세대에 해당되는 건 7nm 세대의 CMOS 로직 기술입니다. 양산 스케줄은 현재 2018년으로 잡혀 있는데, 원래 7nm 세대의 양산은 2019 년 이후라고 했지만 2016년에 앞당겨졌습니다.

 

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트랜지스터 기술의 미세화의 추이. 삼성 전자가 ISSCC에서 발표한 강연 슬라이드에서 인용

 

급속한 미세화를 견인하는 건 반도체 파운드리 기업입니다. 대형 파운드리인 TSMC와 삼성 전자는 각각 7nm CMOS 기술의 개발을 적극적으로 추진하고 있습니다. 그리고 그 정보를 반도체 회로 기술 국제 학회인 ISSCC에서 2월 7일에 발표했습니다.

 

 

TSMC는 7nm 기술 256Mbit의 대용량 SRAM 실리콘 다이를 공개

 

CMOS 로직 기술 개발 성과를 공개하는 실리콘 다이를 발표할 땐 SRAM으로 시작하는 경우가 적지 않습니다. SRAM은 CMOS 로직 기술로 제조할 수 있어 트랜지스터의 제조 편차를 평가하는 테스트 칩으로서 역할을 합니다. 또한 대규모 SoC는 대용량 SRAM 온칩 캐시를 내장하는 경우가 많습니다. TSMC와 삼성 전자도 7nm의 CMOS 로직 기술로 SRAM 실리콘 다이를 시작했습니다.

 

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ISSCC에서 발표된 고밀도 SRAM 메모리 셀 면적의 변화. TSMC의 강연 슬라이드에서 인용

 

TSMC가 시작한 건 256Mbit(32MB)의 대용량 SRAM 다이입니다. 메모리 셀 면적은 0.027제곱μm로 SRAM 셀은 역대 최소입니다. 제조 기술은 고 유전율 게이트 절연막 및 금속 게이트 전극인 HKMG FinFET입니다. 1층의 다결정 실리콘 배선, 7층의 금속 배선으로 구성됩니다.

 

실리콘 다이 크기는 5,903μm (5.903mm) × 7,223μm (7.223mm)로 실리콘 다이 면적은 42.5제곱mm가 됩니다. 저장 밀도(1제곱mm 당 저장 용량)은 6Mbit로 SRAM 치고는 매우 높습니다.

 

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TSMC가 제작한 256Mbit(32MB) SRAM 다이의 개요(왼쪽)과 실리콘 다이 사진(오른쪽). ISSCC의 강연 슬라이드에서 인용

 

리소그래피(노광) 기술은 ISSCC에서 설명하지 않으나, 작년 12월에 개최된 국제 학회 IEDM에서 TSMC는 256M 칩의 제조 기술을 발표한 바 있습니다. 

 

이 때는 ArF 액침 멀티 패터닝 기술로 제조한 실리콘 다이와 EUV(극 자외선) 리소그래피 기술을 도입한 실리콘 다이 2가지 실리콘 다이가 있음을 밝혔습니다. 또한 IEDM에서 제조 수율이 이미 50%에 달했다고 말했습니다. 7nm CMOS 기술의 완성도가 상당히 높은 수준에 도달했음을 알 수 있습니다.

 

ISSCC의 강연에선 미세화에 따른 워드 라인과 비트 라인의 저항 증가를 억제하는 기술을 주로 설명했습니다. TSMC의 설명에 따르면 워드 라인의 저항 값은 28nm 세대와 20nm 세대 16nm 세대가 거의 같은 수준이었으나, 10nm 세대에선 16nm 세대의 약 2배로 워드 라인 저항이 급증합니다. 7nm 세대에 이르면 워드 라인 저항 값은 16nm 세대의 2.5 배 가까이입니다.

 

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미세화에 따른 워드 라인 저항의 변화. ISSCC의 강연 슬라이드에서 인용

 

메모리 셀 어레이의 밀도를 최대한 높이려면 한 쌍의 비트 라인에 연결하는 메모리 셀의 수를 가능한 많이 넣어야 합니다. 그러나 메모리 셀의 수를 늘리면 비트 라인이 길어지고 비트 라인의 부하(정전 용량 값과 저항 값)이 증가합니다.

 

그래서 워드 라인의 저항 증가와 비트 라인의 부하 증가를 억제하기 위해 다음과 같은 연구를 실시했습니다. 워드 라인은 워드 라인의 금속 배선층을 기존의 1층에서 2층으로 늘렸습니다. 원래 금속 배선층을 Mx층으로 하고, 이외 평행하는 바로 위의 Mx + 2 층을 그대로 워드 라인 뒷받침 층으로 할당합니다. 이렇게 하면 저항 값이 크게 떨어집니다. 바탕을 이루는 층은 원래 워드 라인 층과 같은 위치에 겹친 것이니 이론적으로 실리콘 면적은 늘어나지 않습니다. 워드 라인을 2층으로 하여 워드 라인 저항은 약 22% 감소했다고 합니다.

 

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워드 라인을 2층 구조로 했을 때의 개념도. ISSCC의 강연 슬라이드에서 인용

 

비트 라인은 비트 라인 기반을 센스 앰프에 가까운 쪽(하단 측)과 센스 앰프에서 먼 쪽(상단 측)으로 분할했습니다. 센스 앰프에서 먼 쪽(상단 측)의 비트 라인은 바닥과 상단의 경계로, Via를 통해 상층의 금속 배선층에 연결합니다. TSMC는이 금속 배선층을 FBL (플라잉 비트 선)이라고 부르고 있습니다. 플라잉 비트 라인은 센스 앰프의 앞에서 멀티플렉서를 통해 비트 라인과 집약됩니다.

 

이렇게 하면 바닥 쪽의 비트 라인 부하와 상위 측의 비트 라인 부하가 모두 크게 감소합니다. 상위 측의 비트 라인 용량은 58%로 떨어지며 바닥 측의 비트 라인 용량은 50 %로 떨어졌습니다.

 

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비트 라인 분할과 상층 배선의 활용에 의한 비트 라인 부하 감소 방법의 개념도. ISSCC의 강연 슬라이드에서 인용

 

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기존의 워드 라인과 비트 라인 아키텍처. ISSCC의 강연 슬라이드에서 인용

 

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이번에 개선된 버전의 워드 라인과 비트 라인 아키텍처. 비트 라인의 배선층을 Mx 층으로 삼고 워드 라인은 Mx + 1 층, 플라잉 비트 라인은 Mx + 2 층, 워드 라인 뒷받침 층은 Mx + 3층이 됩니다. ISSCC의 강연 슬라이드에서 인용

 

 

삼성은 EUV 리소그래피에서 7nm의 SRAM을 시작

 

한편 삼성 전자는 7nm 기술에 의한 8Mbit의 SRAM 실리콘 다이(강연 번호 12.2)를 제시했습니다. 실리콘 다이의 크기는 1,850μm (1.85mm) × 5,330μm (5.33mm)며 실리콘 다이 면적은 9.86제곱mm가 됩니다.

 

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삼성 전자가 시작한 8Mbit의 SRAM 실리콘 다이 사진(왼쪽)과 개요(오른쪽) 256Kbit의 서브 마이크로(오른쪽 아래). ISSCC의 강연 슬라이드에서 인용

 

SRAM의 저장 밀도(제곱 mm 당 기억 용량)은 0.81Mbit로 TSMC의 7nm 실리콘 다이에 비해 훨씬 낮습니다. 이것은 테스트 회로를 탑재하기 때문인듯 합니다. 실제로 실리콘 다이 사진을 보면 실리콘 다이는 총 16 개의 512Kbit SRAM 매크로로 구성되며, 각 매크로 사이에 큰 간극이 있음을 알 수 있습니다. 즉 TSMC의 발표는 제품 수준에 상당히 가까운 SRAM 인 반면 삼성의 발표는 연구 수준의 SRAM로 보입니다.

 

삼성이 제작한 실리콘 다이의 가장 큰 특징은 7nm 노드의 생산에 EUV (극 자외선) 리소그래피 기술을 도입했다는 것입니다. EUV 리소그래피의 도입으로 메모리 셀 어레이는 물론 주변 회로를 대폭 축소할 수 있었다고 합니다. 그러나 EUV 리소그래피를 도입한 것이 어느 층인지는 알려지지 않았으며 또 메모리 셀의 구체적인 수치는 공개하지 않았습니다.

 

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EUV 리소그래피의 도입에 따른 장점(ArF 액침 멀티 패터닝 리소그래피와 비교). 초점 심도 향상(왼쪽 위), 패턴 균일 성 향상(왼쪽) 패턴 형성 마진 (프로세스 윈도우)의 확대 (오른쪽), 배선 자유도의 향상에 의한 실리콘 면적의 축소(오른쪽) 등을 거론합니다. ISSCC의 강연 슬라이드에서 인용

 

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SRAM 메모리 셀 면적과 주변 회로 단위 면적의 변화. ArF 액침 멀티 패터닝 리소그래피의 시대 (22nm ~ 서브 10nm)에선 주변 회로가 메모리 셀에 비해 가공 치수가 느슨하며 실리콘 면적이 훨씬 컸습니다. EUV 리소그래피의 도입에 의해 주변 회로를 크게 줄일 수 있기에 7nm 세대에서는 양자의 차이가 크게 좁혀졌습니다. ISSCC의 강연 슬라이드에서 인용

 

주변 회로의 대폭적인 축소는 실리콘 다이 면적의 축소, 즉 생산 비용의 절감으로 이어지나, 주변 회로의 결함으로 인한 고장의 확률이 메모리 셀에 가까운 수준으로 높아진다는 말이기도 합니다. 기존 고밀도 메모리에서 중복 회로(예비 메모리 셀 어레이와 주변 회로 쌍)을 마련하고 결함에 의한 수율 저하를 억제했습니다다. 그러나 중복 회로에 의한 구제는 메모리 셀의 불량을 대상으로 했습니다. 주변 회로의 축소에 의한 결함의 증가는 메모리 셀 불량의 구제만으로는 불충분하다는 것을 의미합니다.

 

그래서 삼성의 프로토 타입 칩은 주변 회로에 중복 회로를 마련했습니다. 게다가 메모리 셀의 불량 및 주변 회로의 불량을 개별적으로 구제할 수 있도록 메모리 셀의 중복 회로와 주변 ​​회로의 중복 회로를 분리하였습니다.

 

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프로토 타입 칩의 중복 회로 및 불량 구제의 구조. 중복 회로는 컬럼 (열)의 메모리 셀 어레이와 주변 회로. 왼쪽에서 2 번째 컬럼에서 주변 회로 (센스 앰프)에 결함이 발견 된 경우. 예비 주변기기 (오른쪽)를 사용하고, 메모리 셀 어레이와 주변 회로의 대응 관계를 하나씩 오른쪽으로 늦춰 불량을 해결합니다. ISSCC의 강연 슬라이드에서 인용.

 

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프로토 타입 칩의 중복 회로 및 불량 구제의 구조. 중복 회로는 컬럼 (열)의 메모리 셀 어레이와 주변 회로에서 각각 독립적으로 할당됩니다. 위 회로에서 센스 앰프 불량이 검출된 주변 회로를 중복 회로로 대체한 후, 왼쪽에서 3 번째의 메모리 셀 어레이에서 불량이 발견되면 예비 메모리 셀 어레이 (오른쪽 열)를 사용, 메모리 셀 어레이와 주변 회로의 대응 관계를 변형 (노란색 선)함으로써 불량을 구제합니다. ISSCC의 강연 슬라이드에서 인용

 

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주변 회로에 독립 중복 회로를 도입 한 데 따른 수율의 증가(실측치). 가로축은 주변 회로의 불량률, 세로축은 수율의 증가 (모두 단위 선택). 주변 회로의 불량률이 높아지면 중복 회로에 의한 수율 상승의 효과가 높아집니다. ISSCC의 강연 슬라이드에서 인용

 

가공 기술을 미세화했다고해서 그대로 로직이나 SRAM 등의 밀도가 올라가는 것은 아닙니다. 항상 문제가 발생하며 이를 해결할 필요가 있습니다. 이런 과정을 반복하면서 최첨단 반도체 칩이 구현되는 것입니다.

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