차세대 반도체 재료로 기대되는 카본 나노 튜브(CNT : Carbon NanoTube)를 사용한 트랜지스터 회로가 대규모 집적 회로 (LSI : Large Scale Integrated circuits)의 시대에 돌입했습니다. 올해 6월에 교토에서 개최된 반도체 기술의 국제 학회 VLSI 심포지엄에서 수천 개의 탄소 나노 튜브 트랜지스터(CNFET : Cabon Nanotube FET)에를 집적한 회로의 테스트 결과가 발표됐는데, 2개의 샘플 CNFET 집적 회로가 모두 정상 작동했습니다.

 

2개의 연구 성과는 모두 미국의 MIT에서 연구했습니다. 하나는 1Kbit(1,024bit)의 CMOS SRAM 어레이를 만들어 모든 메모리 셀이 정상적으로 작동하는 걸 확인한 결과입니다. 회로를 구성하는 CNFET의 수는 6,144개로 가장 많은 숫자입니다.

 

다른 하나는 실리콘 포토 다이오드의 이미지 센서에 금속 배선 프로세스로 CNFET의 CMOS 회로를 단일 적층한 성과입니다. CNFET의 수는 2,784개로 많은 편입니다. CNFET로 CMOS 회로를 만들어 촬영 이미지를 실시간으로 감지했습니다.

 

 

대규모 집적 회로의 성능은 실리콘의 10배까지 기대

CNT를 이용한 트랜지스터가 실온에서 처음으로 작동한 건 1998년 5월입니다. 트랜지스터가 처음으로 동작한 후 21년 동안 LSI 작동을 위한 연구 개발이 진행됐습니다. 이 LSI(대규모 집적 회로)는 1000개 이상의 트랜지스터로 구성된 회로라고 정의합니다. CNT의 캐리어 이동성과 속도는 실리콘의 10배 이상으로 기대됩니다. 이 말인즉 CNT 트랜지스터가 실리콘보다 빠르면서도 소비 전력이 낮다는 말입니다.

 

그러면 프로세서와 메모리 등의 LSI에 도입하면 어느 정도의 성능을 기대할 수 있을까요? LSI의 성능은 작동 클럭과 전력 모두를 따져봐야 합니다. 전력 에너지 당 동작 클럭(게이트 지연 시간의 역수)가 높을수록 바람직합니다. LSI의 성능을 평가하기 위해 자주 쓰는 지표가 EDP(에너지 소비와 지연 시간의 곱, Energy Delay Product)입니다. EDP가 낮으면 같은 클럭에서도 소비 전력이 낮습니다. CNT를 사용한 트랜지스터(FET)에서 대규모 마이크로 프로세서를 구축하면, EDP가 실리콘으로 만든 트랜지스터에 비해 1/9로 낮아진다고 추정합니다.

 

 

32비트 상용 마이크로 프로세서가 작동할 때 실리콘 트랜지스터(Si / SiGe FinFET)와 CNFET 소비 에너지/클럭을 비교했습니다. 제조 기술은 5nm. 이론적으로는 CNFET 마이크로 프로세의 EDP가 실리콘의 1/9.3 수준으로 낮습니다. 바꿔 말하면 동작 클럭을 3배로 높여도 에너지 소비는 여전히 1/3 수준이라는 소리죠. 스탠포드 대학, imec, TSMC의 공동 연구 그룹이 2018년 11월의 IEEE Transactions on Nanotechnology'에 발표한 논문.

 

 

3층 금속 배선 공정에서 CNFET의 SRAM 셀을 제조

MIT가 VLSI 심포지엄에서 발표한 연구 성과를 봅시다. 우선 1024비트의 SRAM 어레이를 제작한 성과입니다. 이 어레이의 메모리 셀은 6개의 트랜지스터로 구성된 CMOS 타입의 셀입니다. 메모리 셀의 회로도는 실리콘의 일반적인 SRAM 셀과 같습니다. 제조 기술도 실리콘 CMOS 공정과 호환됩니다. 직경이 150mm(6인치)인 웨이퍼를 사용하여 제조하고, 재료는 모두 일반적인 실리콘 CMOS 공정에서 사용되는 것들을 썼습니다. 무엇보다 제조 공정의 온도가 300도 이하로 낮습니다. 이는 실리콘 MOS FET 회로에 배선 공정과 똑같이 CNFET의 SRAM을 단일 적층할 수 있음을 의미합니다. 

 

SRAM 셀의 회로도는 실리콘과 같지만 장치 구조와 제조 공정은 실리콘 SRAM 셀과 많이 다릅니다. 실리콘 웨이퍼에 3층 금속 배선 공정으로 제작했습니다. 제 1층 금속 배선(5nm 두께의 티타늄 (Ti)과 45nm 두께의 백금 (Pt))은 전원선과 접지선, 그 위에다. 그 위에 높이 유전체 절연층(이산화 하프늄 (HfO2))의 스페이서를 놓고, 여기에 제 2층 금속 배선(5nm 두께의 티타늄 (Ti)과 70nm 두께의 백금(Pt))을 올립니다.

 

제2층 금속 배선은 워드 라인이며 게이트 전극이기도 합니다. 그 위에 게이트 절연막(이산화 하프늄 HfO2)을 적층합니다. 그리고 반도체 타입의 탄소 나노 튜브(CNT) 분산액을 도포하고, 에칭으로 CNT의 채널을 형성합니다. CNT 채널에는 제3층 금속 배선에 해당하는 소스 전극과 드레인 전극이 연결됩니다. p 채널 FET의 소스/드레인 전극은 Ti/Pt 합금(2nm 두께의 Ti와 98nm 두께의 Pt), n 채널 FET의 소스/드레인 전극은 Ti 합금(두께 100nm)입니다. 그리고 p 채널 FET의 CNT 채널 부를 이산화규소(SiO2) 막으로 밀봉해 채널을 보호합니다. 그리고 n 채널 FET의 CNT 채널까지 모두 HfO2로 덮습니다.

 

SRAM 셀의 설명

왼쪽 (a)는 회로도. 실리콘 SRAM과 같은 일반적인 회로 구성입니다.

중앙 (b)는 탄소 나노 튜브 (CNT)의 구조도.

상단 가운데 (c)는 탄소 나노 튜브 트랜지스터 (CNFET)의 전자 현미경 관찰 이미지. 채널 길이는 2μm.

오른쪽 (d)는 SRAM 셀의 구조도.

왼쪽 (e)는 SRAM 셀의 단면도. 금속 배선 (M1 / M2 / M3)의 색상은 SRAM 셀의 구조를 의미합니다.

 

 

SRAM 셀 어레이의 실리콘 다이

왼쪽 (a)는 실리콘 다이의 전자 현미경 관찰 사진

오른쪽 (b)는 셀 어레이의 일부를 확대한 이미지. 8개의 메모리 셀에 주요 배선층을 표시했습니다.

왼쪽 (c)는 금속 배선의 구조도.

가운데 아래 (d)는 메모리 셀 1개의 확대. 주요 배선의 색은 왼쪽의 구조도(c)에 나온대로입니다.

오른쪽 아래 (e)는 메모리 셀의 회로도. 6개의 트랜지스터로 1개의 메모리 셀을 구성합니다.

 

 

SRAM 셀의 제조 공정. 금속 배선 및 탄소 나노 튜브의 색상은 SRAM 셀의 구조도에서 나온 것과 같습니다. 

 

이렇게 만든 SRAM 셀 어레이는 1024비트의 셀이 전부 제대로 작동했습니다. 매트릭스 형태의 메모리 셀 어레이를 바둑판으로 배열하고, 인접 셀에 1과 0을 교대로 기록하는 패턴 등을 시도한 결과 정상 작동했습니다. 또 동일한 메모리 셀에 1,000번 쓰기 동작을 반복해도 특성의 변화는 거의 없었습니다. 이 때 전원 전압은 1.8V. 읽기/쓰기 클럭은 5kHz로 상당히 느립니다. 이건 SRAM 셀 어레이가 느려서가 아니라 데이터 읽기/쓰기의 주변 회로와 측정 회로를 외부에 둬서 그렇습니다. 샘플로 제작한 실리콘 다이는 셀 어레이 뿐이며 디코더 회로와 센스 앰프 회로를 비롯한 주변 회로가 없습니다. 그래서 SRAM 셀의 동작 클럭이 제한됐다고 합니다.

 

 

촬영한 사진을 실시간으로 처리하는 3차원 이미지 센서

MIT의 또 다른 연구 성과입니다. 8x8 화소의 실리콘 이미지 센서층 위에 2층의 CNFET 회로층을 함께 적층한 3D LSI입니다. 최하층(제1층)의 이미지 센서층은 실리콘 포토 다이오드 어레이입니다. 중간 계층(제2층)의 CNFET 회로는 단순한 트랜지스터 (p 채널 MOS FET)로 포토 다이오드 어레이의 아날로그 전류 신호 출력을 아날로그 전압 신호로 변환합니다. 최상층(제3층)의 CNFET 회로는 이미지 프로세싱 회로입니다. 제2층의 아날로그 전압 신호를 1비트 디지털 신호로 변환해 촬영된 이미지의 윤곽을 감지, 실시간으로 출력합니다.

 

여기서 중요한 건 2개입니다. 하나는 3D LSI의 기능입니다. 버퍼 메모리를 거치지 않고 실시간으로 이미지를 프로세싱합니다. 버퍼 메모리가 필요 없으니 이미지 처리가 빨라지고, 제조 비용과 소비 전력이 줄어듭니다. 다른 하나는 3D LSI의 제조 공정입니다. 직경 150mm(6인치) 실리콘 CMOS 제조 라인을 사용해 만들었으며 CMOS 프로세스와 호환됩니다. 또 CNFET 회로의 제조 공정 온도가 300도 이하기에 하층 실리콘 회로 특성에 악영향을 미칠 우려도 거의 없습니다. 3D LSI를 단일 적층하니 이론적으로는 웨이퍼 접착의 3D 방식보다 트랜지스터 밀도가 높아집니다.

 

실리콘 다이의 개요.

왼쪽 (a)는 실리콘 다이 사진.

왼쪽 (b)는 실리콘 다이의 일부를 광학 현미경으로 확대 관찰한 이미지.

하단 중앙 (c)는 이미지 센서에 의로 촬영한 이미지의 윤곽을 검출하는 CNFET 회로와 이미지 센서의 전류 출력을 전압 출력으로 변환하는 CNFET.

오른쪽 아래 (d)는 CMOS 인버터의 관찰 이미지.

오른쪽 아래 (e)는 CNFET의 구조도(위)와 채널 CNT를 전자 현미경으로 관찰한 사진(아래).

오른쪽 (f)는 회로도의 개요 설명. 파란색이 제1층, 녹색이 제2층, 빨간색이 제3층입니다.

오른쪽 중앙 (g)는 3D 구조의 모식도.

 

 

샘플 실리콘 다이의 제조 공정. 우선 실리콘 웨이퍼에 포토 다이오드 어레이를 제작합니다. 그 위에 층간 절연막을 형성하고 CNFET 회로(p 채널 CNFET 회로)를 제작합니다. 또 층간 절연막을 형성하고 CNFET 회로 (CMOS 회로)를 제작합니다. 리소그래피는 자외선 레이저로 직접 그리는 MLA-150를 사용합니다. 또 금속 배선은 전자빔 증착 및 리프트 오프에 의해 형성했습니다. CNT 채널의 형성은 SRAM 어레이의 제조와 마찬가지로 반도체 타입의 CNT 분산액을 도포하는 방식입니다.

 

 

이렇게 만든 실리콘 다이를 통해 이미지의 가장자리를 실시간으로 검출해내는 걸 확인했습니다. 8x8 화소의 이미지 센서에 검은 마스크를 씌워 이미지의 가장자리를 흰색 점으로 검출해 냈습니다. 

(a) 마스크로 완전히 덮은 경우. (b) 마스크가없는 경우. 테두리 검출이 안됩니다.

(c) ~ (h)는 1개의 직선 모양의 가장자리가 나오도록 마스크로 가렸습니다.

(i)와 (j)는 2개의 직선 모양의 가장자리가 나오도록 마스크를 씌웠습니다. 

(k)는 사다리꼴, (l)은 삼각형의 모서리가 나오도록 마스크했습니다.

 

차세대 반도체 재료로 기대되는 카본 나노 튜브는 앞으로 실리콘 이미지 센서와 CNFET 메모리와 로직 등을 적층해 CNFET 회로의 동작 속도를 측정하는 회로를 대규모로 만드는 등의 다양한 연구가 예상됩니다.