인텔이 10nm 공정을 아예 포기한다는 https://gigglehd.com/gg/3709724 보도가 10월 말에 나왔지요. 인텔은 여기에 대해 즉각 반박하고 나섰습니다. 자신들의 10nm 공정 개발은 순조로우며 수율은 꾸준히 개선 중이라고. 소문 그 자체보다는 인텔이 빠르게 반응했다는 게 뉴스거리가 된 듯 합니다. 

 

인텔에게 10nm 공정은 매우 중요합니다. 10nm를 정말 포기하면 2021년 이후 점유율이 급격히 떨어지며, 10nm 공정 개발을 위해 투자했던 것들9D1B, D1C, D1D, Fab 28, Fab 32에 들어간 10nm 제조 장비와 시설)을 전부 처분해야 합니다. 이는 인텔 재정에 큰 영향을 줍니다. 

 

따라서 인텔은 이런 소문을 부인할 필요가 있으나, 그럼 이렇게 중요한 10nm가 왜 지금까지 제대로 나오지 않은걸까요. 이넬이 정보를 틀어 막아서 몇가지 소문을 바탕으로 쓴 추측 글이라고 합니다. 

 

 

배선층 뿐만 아니라 프로세스 자체를 다시 제작

 

인텔은 10nm 프로세스를 수정해, 이를 사용한 칩(아이스크레이크)를 만들고 있는 중입니다. 칩 배선층을 다시 만든다는 썰은 있었으나, 그것만으로도 기존 배선층 구조를 다시 만든다 한들 개선이 어렵습니다. 

 

 

우선 배선층을 봅시다. 2017년에 인텔이 Intel Technology & Manufactureing Day에서 발표한 내용입니다. 가장 아래의 회색이 실리콘 기판, 그 위에 보라색-파란색이 FinFET 트랜지스터, 그 위의 노란색과 빨간색은 배선층입니다. 

 

 

이건 14nm 프로세스의 경우인데 세세한 부분은 넘어가고, 기본적인 구성은 10nm와 같습니다. 아래가 트랜지스터, 그 위에 배선층을 계속해서 겹쳐 나갑니다.

 

 

2017년 12월의  IEDM (IEEE International Electron Devices Meeting)에서 발표한 10nm 세대 배선층입니다. 아래부터 M0, M1, 이런 식으로 M10까지 가며 그 위에 TM0/TM1을 올립니다. TM과 M은 크기가 다릅니다.

 

인텔 10nm 세대의 배선 간격 및 소재
배선층	배선 간격	배선 소재
M0	40nm	코발트
M1	36nm	코발트
M2-M4	44nm	구리
M5	52nm	구리
M6	84nm	구리
M7 / M8	112nm	구리
M9 / M10	160nm	구리
TM0	1.08μm	구리
TM1	11μm	구리

 

M0과 M1은 아래에서 설명할 SAQP 기법으로 구축했으며, 배선 재료는 코발트입니다. 일렉트로 마이그레이션을 대비한 재료지요. 그런데 안그래도 배선이 가늘어져서 문제인 부분에 구리보다 저항값이 더 높은 코발트를 쓰면서 배선의 지연이 엄청나게 길어졌습니다. 그래서 배선을 다시 만들자는 이야기가 나왔습니다. 

 

 

2차원 패턴 배선을 만들지 못하는 SAQP (Self-Aligned Quadruple patterning)

 

 

배선이란 무엇일까요? 왼쪽에 있는 FinFET의 드레인 A를, 오른쪽 FinFET의 소스 B에 연결한다고 가정해 봅시다.

 

 

지금까지는 가능한 M0, M1을 사용해 연결했습니다.

 

 

보다 저항이 적은 M2와 그 이상의 층을 사용해 연결하고, M0/M1의 사용 빈도를 줄이는 기법이 나왔는데, 이걸 VIA Pillar라고 합니다.  

 

말은 쉬워도 실제론 어렵습니다. M.2 이상의 배선에 여유 공간이 있었다면 간단하겠으나, 실제로는 그렇지 않기에 공간을 치우고 배선층을 끌어 올려야 합니다. 따라서 M2 리프팅은 상당히 어려운 기술입니다. 

 

경우에 따라선 M10으로 끝나지 않고 M11과 M12까지 늘려야 할지도 모릅니다. 이쯤 되면 기존 배선층을 그대로 쓰지 못하게 됩니다. 

 

 

여기서 SAQP가 나옵니다. 배선층을 구축할 땐 SADP와 LELE의 두가지 방식이 있습니다. SADP는 마스크에서 노광해 패턴을 만들고 거기에 두께 1nm 정도의 박막을 빼냄으로서 기존 패턴 절반 간격으로 패턴을 만드는 것입니다. SAQP는 이걸 두번 반복해 원래 패턴의 1/4 간격으로 패턴을 구축합니다. (이미지 왼쪽)

 

LELE는 노광-에칭하고, 거기에 다른 패턴을 다시 노광-에칭해 미세 패턴을 만드는 방법입니다. 더블 패터닝이 LELE를 의미하는 경우가 많습니다. (이미지 오른쪽)

 

 

문제는 SADP와 SAQP로 2차원 패턴을 만들지 못한다는 겁니다. 노란색이나 빨간색 배선은 1차원으로 배선됐음을 알 수 있습니다.

 

 

그래서 트랜지스터 층 중의 M0과 M1은 이렇게 나옵니다. 마너지는 필요한 부분에 VIA를 넣어 회로를 연결합니다. 여기에서 M0과 M1은 배선이 4개가 한 세트로 묶입니다. SADP는 2개, SAQP는 4개일 수밖에 없는데 이게 큰 단점입니다.

 

 

SAQP의 배선은 이런 식으로 만들어지니 4개가 한 세트가 됩니다. 가로 방향의 성장 패턴은 전사 패턴과 붙어버리기에 이론적으로 만들 수 없습니다. 처음부터 끝까지 이어지는 패턴은 만들 수 있어도, M0/M1에서 이런 패턴은 쓰지 않습니다. 

 

따라서 M0/M1을 통해 M2 이상 층에 배선을 넣는 작업 자체가 어려워집니다. 기존 트랜지스터 배선을 우회하려면 4개 1세트의 트랜지스터 배선 전부를 우회해야 합니다. 

 

LELE는 2차원 패턴을 구축할 수 있으나, 제조 원가 상승을 무시하더라도 36nm 피치의 배선은 매우 어렵습니다. 최소 LELELE(노광-에칭을 3번 반복)해야 하는데, 이러면 마스크가 약간만 달라도 실제 결과에 치명적인 영향을 줍니다. 그래서 양산 과정에 이걸 쓰기란 매우 어렵습니다.

 

 

하이퍼 스케일링을 포기하고 배선 피치를 늘리다

 

그럼 어떻게 해야할까요? 하이퍼 스케일링을 포기하면 됩니다. TSMC는 현재 양산중인 7nm 세대 메탈 피치의 세부 사항을 공개하진 않았으나, 지금은 포기한 글로벌 파운드리의 7nm 세대와 상당히 비슷한 점이 있습니다. 그리고 그 글로벌 파운드리의 7nm 세대는 인텔보다 훨씬 보수적인 구성을 씁니다. M0~M3까지 SADP가 들어가지요.

 

글로벌 파운드리 7nm세대의 배선 간격 및 소재
배선층	배선 간격	배선 소재
M0	40nm	구리 + 코발트 라이너
M1	56nm	구리 + 코발트 라이너
M2 / M3	40nm	구리 + 코발트 라이너
M4 ~ M9	80nm	구리
M10 / M11	128nm	구리
M12 / M13	720nm	구리

 

인텔오 이렇게 배선 피치를 넓히면 VIA Pillar를 내기 훨씬 쉽습니다. 

 

 

실제로 TSMC는 7nm에서 VIA Pillar를 실현한 바 있습니다. 이것으로 여러 문제가 해결되며, 하는 김에 Contact Over Active Gate에도 손을 대면 더 편해지겠지만, 그럼 트랜지스터 층도 수정해야하니 그건 확실치 않습니다. 

 

 

인텔 파운드리 사업은 실패. 10nm 투자 회수가 관건

 

글 첫머리에서 이야기한 인텔 10nm 포기설의 경우, 해당 글을 쓴 Charlie Demerjian는 이쪽 업계에서 상당히 유명한 분입니다. 그런 사람이 제대로 확인 없이 글을 썼다고 보이진 않습니다. 인텔도 대외적인 입장이나 이미지 때문에 우선 아니라 반박하고 나중에 지적당할 가능성도 있습니다. 

 

인텔이 작년까지 발표한 하이퍼 스케일 기반 10nm 공정은 이미 포기했고, 보수적인 배선층을 가진 새로운 10nm 공정을 개발 중이라고 추측됩니다. 배선층 자체를 다시 만들어야 하기에 이를 기반으로 한 디자인도 나오기까지 상당히 오랜 시간이 걸릴 겁니다. 지금은 10nm 프로세스의 배선층을 재설계 중이며, 연말에 이를 끝내고 아이스레이크의 재설게에 돌입, 내년 2분기나 3분기에 작업을 마친 후 양산을 시작해 내년 연말에 칩이 나오는 식일 수도 있습니다.

 

배선층 재설계가 아직 끝나지 않았다고 추측하는 이유는, 하이퍼 스케일링을 포기한다고 결정한 것이 올해 6월 21일 이후일 가능성이 크기 때문입니다. 하이퍼 스케일링은 인텔의 전 CEO인 브라이언 크르자니크가 강력히 추진했습니다. 그가 강판당한 후 프로세스 개발 방향이 바뀌었다고 봐도 이상하지 않습니다.

 

그러나 이런 방향 변경은 인텔 파운드리 사업의 실패를 의미합니다. 하이퍼 스케일링이 인텔의 가장 큰 장점인데 그게 사라지면 TSMC나 삼성보다 나을 게 없습니다. 또 현재 인텔 파운드리 사업성이 떨어진다는 문제도 있습니다. 14nm는 자체 생산도 채우기 버겁고 10nm는 아직 양산이 안됩니다. 외부에 제공할 수 있는 건 22ULP 뿐이니 어서 10nm 양산을 시작해 투자를 휘수해야 합니다. 이런 시점에서 파운드리를 맡기란 어렵습니다.