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조회 수 2182 댓글 15
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참고/링크 https://www.anandtech.com/show/13561/amd...en-2-cores

amd_rome-678_678x452.png

 

AMD가 차세대 EPYC 프로세서인 코드네임 로마(Rome)를 정식으로 발표했습니다. Zen2 아키텍처, 최대 64코어까지 올라갑니다. 중간에 거대한 칩은 뭐고 주변에 자잘한 칩은 뭐냐. 그건 아래에서 설명합니다. 

 

TSMC 7nm 공정으로 CPU 칩렛 제조, 14nm 공정으로 I/O 다이 제조, 8개의 CPU 칩렛으로 64개의 CPU 코어 구성 가능, 4TB 메모리까지 지원하는 8채널 DDR4 메모리 컨트롤러, 128개의 PCIe 4.0 레인.

 

일단 코어 수가 2배가 됐으니 1개의 소켓에서 낼 수 있는 성능도 두배. 아키텍처의 IPC 개선과 코어 수 증가를 더해 1개의 소켓 당 부동소수점 성능은 4배가 늘어나리라 기대 중.

 

기존의 에픽 플랫폼인 나폴리와 소켓 호환되며, 이후의 Zen3 아키텍처인 멀린 플랫폼과도 호환됩니다. 서버에서 CPU만 바꾸면 된다는 거죠. 어쨌건 출시는 내년.

 

IMG_20181105_093458_575px.jpg

 

 

 

 

 

 

amd-chiplet-678_678x452.png

 

Zen 2 다이의 구조입니다. 2개의 7nm 칩렛(CPU 부분)과 14nm I/O 다이 한개로 섞여 있습니다. 

 

I/O 다이는 8채널 DDR DRAM 메모리 인터페이스를 갖추고, 모든 칩렛을 연결하는 인피니티 패브릭이 있습니다. 메모리 컨트롤러가 CPU에서 따로 떨어져 나와 I/O 다이를 구성함으로서 지금보다 메모리 액세스 레이턴시가 더욱 균일해집니다. 지금은 특정 CPU 내부에 있는 메모리 컨트롤러에 연결된 물리 메모리를, 다른 CPU 다이에서 액세스하려면 레이턴시가 길어졌죠. I/O 다이 안에 PCI-E 레인은 없네요. 그건 CPU 칩렛에 들어가는듯.

 

칩렛과 I/O 다이를 분리하고 CPU에 최신 공정을 사용함으로서 CPU 칩렛을 더욱 작게 만들 수 있습니다. 그리고 각각의 칩렛마다 전력과 클럭을 최적화할 수도 있습니다. 

 

amd-chiplet-BG_575px.png

 

 

 

amd_zen4_678_678x452.png

 

그리고 Zen 4 아키텍처를 현재 개발 중입니다. Zen2는 7nm로 샘플링 단계까지 왔습니다. 여기에는 코드네임 로마가 들어갑니다. Zen3에선 EUV 기술을 더한 7nm+ 공정을 사용합니다. Zen4는 아직 설계 단계니까 말할 게 많진 않네요.

 

Zen3는 2020년에 첫 제품이 나올 예정이니 Zen4는 빨라야 2021년일 겁니다. 


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  • profile
    title: AMD야메떼 2018.11.07 09:20
    에픽은 i/o칩셋을 빼면서 멤컨을 뺐는데 그럼 젠2는 멤컨을 어찌할 생각인지 궁금하네욤..'ㅅ'
  • ?
    이계인 2018.11.07 10:30
    똑같이 있지만 안쓰지 않을까요? 레이턴시땜에 안쓴다해도 컨슈머 라이젠과 다이혼용을 하려면..ㅎㅎ
  • profile
    title: 귀요미카토메구미      카토릭교 신자입니다. //ㅅ// 2018.11.07 09:41
    리사쑤..!

    인텔좀 얼른 털었으면 좋겠어요..
  • ?
    RuBisCO 2018.11.07 09:42
    IBM z시리즈 생각나는데 아무래도 저 다이는 순수하게 I/O만 전담할거 같진 않아보이는데 과연...
  • profile
    슬렌네터      Human is just the biological boot loader for A.I. 2018.11.07 09:43
    젠4 In design!

    A! M! D!
  • profile
    픔스      2018년도 비봉클럽의 해 2018.11.07 09:52
    https://gigglehd.com/gg/3766395
    이 글과 유사한 구조네요. 인텔도 비슷한 논조를 따라가고 있는 걸 보면 한계에 봉착한 미세 공정에 따른 어쩔 수 없는 선택같기도 합니다.
  • ?
    이계인 2018.11.07 10:26
    일단 눈에보이는건 8코어 칩렛사이즈가 반토막이 났네요.
  • ?
    nsys 2018.11.07 10:57
    노스 브릿지!!
  • profile
    title: 저사양아라 2018.11.07 11:48
    시피유 멋있네요.
  • profile
    난젊어요 2018.11.07 11:58
    io를 분리하면 지금처럼 1개다이로 에픽 스레드리퍼 라이젠 모든 라인업을 만드는 기적은 불가능하겠네요. IO다이를 따로 만들어야하니까요.
  • ?
    quapronuet 2018.11.07 12:23
    뭐 일단 에픽은 루머 그대로 나오네요....

    발표 내용에서 7nm가 밀도는 2배, 같은 성능에 전력 반, 같은 전력에 1.25배 이상의 성능 같은 소릴 하던데, 정황상 여기서 성능이라는 건 클럭을 의미할거고, 그걸 chiplet 디자인이랑 같이 생각해보면 코어 다이의 전력 밀도가 괜찮은건지 좀 회의가 드는데 말이죠.
    클럭을 똑같이 유지하더라도, 전력이 반 줄고 밀도는 2배 오르니 전력밀도가 대충 비슷하다는 얘기가 되는데, chiplet 디자인의 경우 상대적으로 전력밀도가 더 높은 코어들만 남겨 놓았으니 결국 전력 밀도는 오른다는 얘기가 되버리네요.

    거기에다 클럭을 기존보다 올리는건 더 어려운 느낌이구요. 7nm hpc 공정이라지만 1.25배 정도 올리는데 전력이 2배다 라고 해버리면 기본 전력 밀도 자체도 높아진 마당에 역시 단순 공정빨로 클럭을 막 올리기는 힘든거 같네요.

    ipc는 올랐다고 얘기는 했지만 주로 언급했던건 부동소수점 연산이었고, 전체적인 성능은 대충 소켓당 2배라는 걸로 퉁쳐버렸으니 뭐 ipc 상승과 클럭 변화를 합치면 대단한 차이는 아니려나요. 코어가 2배로 늘어난 상황에서 전체 전력을 생각하면 베이스 클럭은 더 낮을 가능성도 있을거 같구요. 물론 제온이랑 비교에서 'Not final frequency' 같은 소릴 하는걸 보면 타겟 클럭은 있어도 아직 실제 출시 스펙이 확실히 정해진게 아닐거 같기도 하지만요.

    추가적으로 저런식의 크고 작은 9개 다이들을 솔더링해서 패키징하는게 쉽게 되는 일인가 싶기도 하네요.

    일단은 초기 공개 단계라 그런지 chiplet 디자인의 상대적인 레이턴시 이슈라던가 그런건 언급이 없었던거 같고, 그래서 결국 라이젠 라인업은 어떻게 나올건지가 궁금하네요.
    6코어 CCX같은건 현재까지의 정황상으로는 가능성이 거의 없는거 같고, 코어 수를 8코어로 유지하면 클럭은 올려서 나오겠지만 전력 밀도 측면에서 괜찮은지가 의문이고, 16코어로 늘린다면 베이스 클럭만 기존보다 좀 낮게 해서 나올 수 있으려나요. 거기에다 라이젠용 I/O 다이를 별개로 설계할 건지, 아니면 그냥 기존처럼 한 다이로 통합해서 새로 설계할건지 같은 문제도 있고, 뭐 여전히 볼 건 많은데 언제쯤 다 공개되려나 싶네요.
  • profile
    title: 로리콘설아      ShellCat ː 雪雅 - 1st shell 2018.11.07 15:17
    그거보다 저렇게 칩 여러개 박아놔도 히트스프레더 하나로 쿨링이 시원이 되나보네요....일해라 인텔!
  • ?
    MUSCLE 2018.11.07 19:58
    별로 긍정적이진않을뜯요... 더구나 저모양이면.. 가뜩이나 칩셋성능도개판인 AMD 인데... 오히려 성능깎아먹는 짓을

    하는건아닐지요... 그래도 독특하게생기긴했네요..
  • profile
    title: 어른이칼토로스 2018.11.07 21:15
    스레드리퍼는 커버돼도 라이젠은 멤컨 분리하면 레이턴시 늘어질텐데요 어떻게 나올지
  • profile
    title: 저사양뚜까뚜까 2018.11.13 21:03
    다이에 아이폰......


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