반도체 제조 장치 대기업인 Applied Materials이 Materials, Processes, Equipment Perspectives of 3D NAND Technology and Its Scaling란 제목으로 강연한 내용입니다. 

 

3D 낸드 플래시의 고밀도/대용량의 지표는 워드라인 층 수(워드라인 박막과 절연 박막의 적층 수), 메모리 셀 스택의 높이, 워드라인 박막/절연 박막의 적층 두께, 실리콘 다이 면적을 줄이는 방법 등이 있습니다.

 

이 중 워드라인의 층 수는 3D 낸드 플래시의 가장 기본적인 스케일링 지표입니다. 2015년에 32/36쌍(128Gbit)에서 2016년에는 48쌍(256Gbit), 2017년에는 64/72쌍(512Gbit)으로 늘었습니다. 

 

그리고 2018년에는 90쌍, 2020년엔 120쌍, 2021년에는 140쌍 이상으로 늘어날 것이라 예측합니다. 지금까지의 동향에 따르면 90쌍 이상(96쌍)이 768Gbit, 128쌍이 1024Gbit, 144쌍은 그 이상일 것입니다. 저장 용량은 그대로고 실리콘 다이가 줄어들 수도 있지만요. 

 

다음은 메모리 셀 스택의 높이와 적층 두께입니다. 적층 수가 늘어나면 당연히 메모리 셀 스택이 높아집니다. 그리고 메모리 셀 스트링을 구성하는 구멍인 스루 홀을 에칭할 때 AR이 기하 급수적으로 늘어나 에칭이 어려워집니다. 이를 조금이라도 줄이기 위해 워드라인과 절연막을 얇게 줄여 메모리 셀 스택의 두께를 줄입니다.

 

지금까지의 변화를 보면 32/36쌍에서 스택 높이는 약 2.5μm고 적층 두께는 약 70nm입니다. 다음 적층에서 48쌍이면 스택 높이는 약 3.5μm가 늘어나고 적층 두께는 약 62nm로 줄어듭니다. 적층 수가 64/72쌍으로 늘어나면 스택의 높이는 약 4.5μm로 늘어나고 적층 두께는 60nm로 소폭 줄어듭니다. 층 수는 2배인데 스택 높이는 1.8배, 적층 두께는 0.86배가 됩니다. 에칭 기술과 막 형성 기술의 개량에 의존하고 있음을 알 수 있습니다.

 

앞으로는 90쌍을 넘어서 스택 높이가 약 5.5μm 증가, 적층 두께는 약 55nm로 줄어듭니다. 그리고 120쌍을 넘어서면 스택 높이는 약 7μm 증가합니다. 적층 두께는 50nm로 감소. 140쌍을 넘어서면 스택 높이는 약 8μm며 적층 두께는 45~50nm입니다. 워드라인 두께는 거의 줄어들지 않습니다. 워드라인을 줄이면 배선 저항/배선 용량이 늘어나기 때문입니다.  

 

 

2015년부터 2021년까지 3D 낸드 플래시 메모리의 개발 로드맵

 

 

워드라인 적층 수의 증가에 따른 기술적인 과제

 

 

메모리 셀 스택을 2층으로 늘리면 처리량이 줄어들고 정렬 정밀도를 높여야 합니다.

 

 

 

워드라인 박막과 절연 박막의 적층 쌍을 얇게 만들기 위해 필요한 기술적인 과제.

 

 

 

실리콘 다이 면적을 줄이는 방법. 주변 회로와 메모리/셀 어레이를 적용하는 CUA (CMOS Under the Array) 기술. 워드라인 회로를 고밀도하는 2차원 형성 기술 등이 있습니다.