TSMC N2 공정 노드는 올해 시작됩니다. 내년에는 A16과 N2P가 출시됩니다.

https://www.tomshardware.com/tech-industry/tsmcs-2nm-n2-process-node-enters-production-this-year-a16-and-n2p-arriving-next-year

 

N2는 GAA 나노시트를 사용하는 첫 공정으로 AMD의 차세대 에픽인 베니스, 애플의 새 프로세서를 이 공정으로 만듭니다. N3E보다 10~15%의 성능 향상, 25~30%의 전력 절감, 15%의 밀도 상승이 가능한 공정 기술입니다. 256Mb SRAM의 수율은 90% 이상에 도달했다네요. GAA 나노시트는 게이트가 채널을 360도로 감싸 성능을 높이고 누설 전류를 줄입니다. 또 초 고성능 금속-절연체-금속 캐패시터를 전원 공급 회로에 넣어, 기존 방식보다 정전용량 밀도와 저항을 개선합니다. 고객들의 채택도 빠릅니다. 출시 첫 해의 테이프아웃 수가 N5의 두 배 수준이며, 2년차 테이프아웃은 4배라고 합니다. 

 

인텔 18A와 달리 TSMC N2는 후면 공급 네트워크를 사용하지 않습니다. TSMC의 슈퍼 파워 레일 후면 전력 공급은 가격이 비싸지만 효율적이기에, 앞으로도 후면 전원 공급을 선택적으로 제공합니다. 그 중 하나가 N2P입니다. N2보다 5~10% 높은 성능, 5~10% 낮은 전력을 공급합니다. 그 외에도 고성능 버전인 N2X도 나올 예정입니다. 

 

 

 

 

TSMC N2 결함 밀도 그래프입니다. 아직 N2는 개발 단계이지만, 같은 단계의 N3와 비교해도 결함이 낮습니다. 

https://www.computerbase.de/news/wirtschaft/tsmc-fortschritte-n2-mit-defektrate-wie-n3-n5-und-n7-grosser-erfolg-erwartet.92343/

 

 

 

 

 

TSMC가 표준 모델보다 40배 빠른 1000W급 멀티 칩렛 프로세서를 개발하려 합니다. 9.5 레티클 크기(7,885mm²)의 멀티 칩렛 어셈블리를 제작할 수 있도록 하는 CoWoS 기술인데요. CD 케이스보다 더 큰 120×150mm 기판(18,000mm²)을 사용합니다. 

https://www.tomshardware.com/tech-industry/tsmc-mulls-massive-1000w-class-multi-chiplet-processors-with-40x-the-performance-of-standard-models

 

현재 TSMC CoWoS는 최대 2831mm² 크기의 인터포저를 구현하는 칩 패키징 솔루션을 사용합니다. 이는 TSMC 레티클(포토마스크)의 크기 제한보다 3.3배 정도 큽니다. AMD 인스팅트 MI300X와 NVIDIA B200 등에서 사용하고 있으며, 2개의 대형 로직 칩렛과 8개의 HBM3/HBM3E 메모리를 함께 결합하지만 이것보다 더 큰 것을 만드려는 것입니다. 

 

내년에 나올 CoWoS-L 패키징에서는 4719제곱mm의 인터포저를 사용해 12개의 고대역 메모리 스택이 탑재됩니다. 나중에는 이를 더 확장해 12개의 HBM4와 4개의 3D 적층형 SoIC가 들어갑니다. 9.5래티클 크기에서는 kW 단위의 전력 공급이 필요한데, 이를 위해 N16 finFET로 만든 TSV와 전력 관리 IC를 통합합니다.