키오시아가 3D 낸드 플래시의 저장 밀도를 2배로 높이는 구조를 개발했습니다. 

 

3D 낸드 플래시 메모리에서 저장 밀도(저장 용량)을 늘리려면 수평 방향으로 형성된 워드라인(셀 트랜지스터의 게이트 전극)을 수직 방향으로 적층한 층 수를 늘리는 방법이 일반적입니다. 이런 방법에선 수직 방향으로 형성한 스루홀에 다결정 실리콘을 매립해서 채널을 형성, 셀 트랜지스터를 구성합니다. 

 

하지만 적층 수가 늘어나면 채널의 전기 저항값이 2배로 늘어납니다. 그래서 층 수를 늘리면서 게이트 전극층과 절연층의 페어를 얇게 줄였으나, 페어를 줄이면 채널 저항이 늘어나는 건 막아도 워드라인 저항이 늘어나 인접한 셀 트랜지스터끼리의 전기적 간섭이 생겨나게 됩니다. 

 

 

그래서 수직 방향을 게이트 전극, 수평 방향을 채널로 하는 VG-낸드가 개발됐습니다. 그럼 게이트가 배로 늘어나면서 저항이 늘어나도 영향을 덜 받게 됩니다. 물론 단점도 있습니다. 이렇게 배치하면 메모리 셀 면적이 일반적인 3D 낸드보다 1.5배 가량 커집니다. 또 적층 수를 늘려도 저장 밀도 증가폭이 전만큼 크지 않다는 단점도 있습니다. 

 

 

키오시아는 이 VG 낸드 아키텍처를 개량해서 3D 낸드보다 더 높은 저장 밀도를 실현하는 것을 목표로 삼았습니다. 여기에선 수평 방향으로 채널을 배열한 3D 낸드 아키텍처를 사용하고, 수직 방향은 게이트 전극으로 했습니다. 여기까지는 VG 낸드와 똑같고요. 차이점이라면 게이트 전극이 더블 게이트가 아니라 싱글 게이트고, 저장에 플로팅 게이트를 사용하며, 게이트 전극을 격자 배열하며, 메모리 스트링과 블럭 사이를 전용 배선인 LBI(Local Block Interconnect)로 연결했다는 것입니다. 싱글 게이트를 사용해 메모리 셀 면적을 줄이고, 배열을 바꿔 가공의 어려움을 줄이고, LBI로 차지하는 영역을 줄였습니다. 

 

VG 낸드는 더블 게이트, 차지 트랩 방식의 메모리 셀 레이아웃을 사용합니다. 셀이 서로 수직 방향으로 배치되며, 더블 게이트를 사용해 채널 사이의 간격이 넓어지기에 셀의 크기가 커집니다. 단위 셀 면적은 6F2(F2는 제조 공정의 제곱)입니다. HCF 셀은 싱글 게이트, 플로팅 게이트 방식을 사용해 VG 낸드의 1/3, 기존 3D 낸드의 1/2로 작아집니다.

 

 

키오시아는 HCF 방식의 셀 트랜지스터 샘플을 만들어 읽기/쓰기 동작을 확인했습니다. 위 이미지에 대략적인 제조 공정이 있고요. 이산화 실리콘 막으로 채우고 희생층을 제거한 후 다결정 실리콘을 채워 채널 층을 만듭니다. 구멍은 다결정 실리콘(제어 게이트 전극)으로 채웁니다. 

 

 

여기에서 기본적인 읽기, 쓰기, 삭제 동작을 확인했습니다. 인접한 셀 사이에 전기적인 간섭은 거의 없었다고 합니다. 하지만 전압을 비롯해 여러 값을 공개하지 않았기에, 당분간은 실용화를 기대하긴 어렵고요. 이런 시도도 있구나 하는 선에서 넘어가야 하겠습니다.