IEDM 2024 컨퍼런스에서 TSMC가 소개한 것들입니다.

 

 

2nm 세대의 CMOS 공정인 N2는 현재 시험 생산 중이며, 2025년 하반기에 양산에 들어갑니다. N2는 전 세대인 N3E와 비교해 전력 사용량이 같을 때 속도는 15% 향상되며, 속도가 같다면 소비 전력이 24~35% 줄어듭니다. 

 

N2의 개선 버전인 N2P도 개발 중이며 2025년 안에 품질 인증, 2026년에 양산을 시작합니다. N2P는 N2보다 속도가 5% 향상되며 N2와 데이터가 완전 호환되기에, 포토 마스크를 수정하지 않고 공정만 업그레이드하는 것이 가능합니다. 

 

3nm와 2nm의 가장 큰 차이는 FET 트랜지스터의 구조입니다. 2nm는 채널을 얇은 실리콘 평판(나노시트)로 만들고, 나노시트 주변을 게이트로 덮어 FinFET보다 게이트 제어성이 향상됩니다. 또 나노시트는 1장만 가지고선 전류 구동 능력이 부족하기에 대게 3장의 나노시트를 수직으로 적층합니다. 

 

 

N2 세대의 CMOS 디바이스는 TSMC가 양산하는 고급 패키징(CoWoS, InFO, SOIC) 등과 조합하는 것을 전제로 합니다. 그래서 일반적인 메탈 다층 배선층 위에 두꺼운 구리 금속 재배치 배선층(RDL)과 용량 밀도가 높은 MIM(metal-insulator-metal) 캐패시터층을 올립니다. 이 캐패시터의 용량 밀도는 200fF/제곱mm 이상이며, 기존 MIM 캐패시터와 비교해 용량 밀도가 2배입니다. 또 실리콘 다이끼리 하이브리드 본딩을 고려해 전원용 pTSV와 신호용 sTSV를 개량했습니다. 

 

 

로직의 SRAM 매크로는 지금까지대로 고성능 셀 HC와 고밀도 셀 HD를 개발했습니다. HD 셀의 SRAM 매크로는 저장 밀도가 37.9Mbit/제곱mm입니다. 

 

또 고성능 로직과 고속 입출력 칩의 프로토타입은 0.7V에서 1.53GHz입니다.