인텔이 IEEE International Electron Devices Meeting(IEDM) 2024 컨퍼런스에서 7개의 자체 논문과 2개의 협력 논문을 발표할 에정입니다. 

 

여기에선 실리콘이나 실리콘을 넘어서는 재료를 사용해 원자 수준으로 얇은 2D 트랜지스터를 탑재하는 게이트 올 어라운드(GAA) 트랜지스터와 그 성능을 발전시키는 연구가 포함됩니다. 또 인터커넥트 성능과 확장성을 개선해 트랜지스터 사이의 와이어를 작게 만들고 칩 패키징 처리량을 100배 향상시키는 혁신에 대해 설명합니다. 

 

트랜지스터와 트랜지스터 사이는 인터커텍트를 통해 연결됩니다. 현 세대의 최신 칩은 50마일에 달하는 긴 와이어로 트랜지스터를 연결합니다. 이런 와이어는 우선 통로를 파낸 다음 절연체 장벽을 증착시키고 구리 전기 도금을 할 수 있도록 처리한 후에 구리를 증착하고 남은 재료를 갈아서 없앱니다. 설명만 들어도 복잡하네요. 구리의 양을 줄이면 와이어를 얇게 만들 수 있지만 저항이 늘어나고 속도가 느려지고 커패시턴스에 영향을 미칩니다. 

 

인텔은 구리 대신 루테늄을 사용하고 절연체 장벽 대신 공기로 격벽을 만드는 공정을 개발했습니다. 전자가 와이어를 따라 이동하도록 물리적인 절연 장벽이 아니라 공기를 절연체로 쓰는 것입니다. 인텔은 14nm에서 이를 통해 커패시턴스가 17% 개선됐다고 주장합니다. 루테늄 증착의 경우 세부 정보가 나오진 않았지만 에어갭과 루테늄을 활용하면 25nm 미만의 피치에서 25%의 정전 용량을 제공한다고 합니다.

 

GAA는 다들 아실 공정입니다. FinFET는 3면을 핀으로 둘러싸지만 GAA는 게이트로 완전히 둘러싸인 스택 나노시트입니다. 이를 더욱 개선하기 위해 새로운 소재와 설계를 도입하고 있습니다. CFET 트랜지스터를 도입한 후에는 NMOS와 PMOS 트랜지스터의 재료를 원자 몇 개 수준으로 줄이는 것이 목표입니다. 여기에선 매우 얇은 전이 금속 디칼코게나이드를 사용한다고 설명합니다.