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컴퓨터 / 하드웨어 : 컴퓨터와 하드웨어, 주변기기에 관련된 이야기, 소식, 테스트, 정보를 올리는 게시판입니다.

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참고/링크 https://chipsandcheese.com/2024/08/10/am...ts-mobile/

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디코더를 통짜가 아니라 2way 방식으로 해서 그런 건지는 몰라도 (참고로 현행 인텔 E코어가 이 방식임) 하여튼 1코어 1스레드 상태에서는 성능이 의도한 만큼 나오지 못하고, 1코어 2스레드여야 디코더 8개를 다 써먹고 효율도 성능도 더 잘 나온다네요.

 
인텔은 SMT 자체를 아예 버리려는 모습인데, AMD는 오히려 더더욱 SMT가 차지하는 비중을 늘려나가는 정반대 모습을 보입니다. 솔직히 저는 좀 의문이긴 합니다만, 어쨌거나 누가 나은지는 결과가 말해줄테니 굳이 더 평가하진 않으려고 해요.
 
그리고 이상하리만큼 전세대 대비 분기 예측이나 캐시 히트율이 구려졌다네요. 캐시 히트율이 낮다는 것은, 달리 말하면 3DV 캐시 증설로 인한 기대효용가치가 높다는 말도 됩니다. 참고11111 병 주고 약 주는 건지, 실낱같은 희망인 건지.....


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    360Ghz      case kill mark: TT CTE700, ssupd meshroom S/D, BQ SB 802 white, CM H500... 2024.08.14 19:49
    3D 캐시가 연산 히트에 효용있게 변해버리면 이제 노멀 모델은 뭔 모델이 나오건 기존 논 X 모델보다 못한게 되버리겠네요. 디코더 반으로 나눈건 확실히 이슈가 있을 것 같았는데 이게 이렇게 되버리는군요. 가버너 셋업이 아무리봐도 소개 안되길래 어케 스레드를 분배한단거지 했더니만 이런 짓을..
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    류오동      컴알못입니다. 2024.08.14 19:51
    2020년대에 순수 1코어 1스레드'만' 쓰는 경우가 얼마나 많겠냐.........는 생각으로 저런 게 아닐까 싶기도.

    그나저나 싱글 성능 테스트에서 1스레드'만' 비교해야 한다 vs 1코어 2스레드 전체로 비교해야 한다 식으로

    소소하게 갑론을박이 있어 왔는데 얘 때문에 저 논쟁이 훨씬 더 심해지는 거 아닌지 모르겠습니다.
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    360Ghz      case kill mark: TT CTE700, ssupd meshroom S/D, BQ SB 802 white, CM H500... 2024.08.14 19:51
    문제는 그 마인드라면 코어 숫자를 왜...
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    360Ghz      case kill mark: TT CTE700, ssupd meshroom S/D, BQ SB 802 white, CM H500... 2024.08.14 19:52
    1스레드 문제는 저도 긴가민가 하긴 했는데, 인텔이 2T를 다 내면 1C2T로 갈 것이고... 2T 기준으로 하겠다면 각 코어에서 해당 스레드들 불러오는 기능 없으면 그냥 무시하고 가야겠죠. 지들이 안 나눠줬는데 정상 평가 받길 원하면 안되니까요.
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    360Ghz      case kill mark: TT CTE700, ssupd meshroom S/D, BQ SB 802 white, CM H500... 2024.08.14 19:59
    다만 라이젠이 EPYC의 부스러기라고 생각하면 이런 패치는 어쩔 수 없다고 보긴 합니다. 지금 18000달러 먹는 7654X가 전기는 15% 넘게 더 먹고 7654한테 30% 가량의 성능 갭으로 대부분 상황에서 따이는 상황이라, 3D 캐시 관련 최적화가 이뤄지지 않으면 솔직히 가망이 별로 없었습니다. 이번에 큰 갭을 내면서 나아지지 않을까 싶은데, 솔직히 아니꼽기는 하네요. 좋아졌는데 3D 캐시로 더 효율이 좋아지는게 아니라 이런 어정쩡한 패치를...
  • profile
    영원의여행자 2024.08.15 01:15
    그렇다면 처음부터 에픽과 3D캐시쪽을 중심으로 홍보하면 무난했을텐데 인텔이 골골거리니 욕심이 났나보네요.
  • ?
    cloudscope 2024.08.14 21:00
    이번 애로우레이크가 잘나오면 콘로 VS 페놈의 재탕이네요
    AVX512를 인텔이 버렸는데 쓰는 걸보니 벤치 때문 같네요
  • profile
    류오동      컴알못입니다. 2024.08.14 21:06
    제온에선 잘만 쓰고, 지금도 실리콘 레벨에선 멀쩡히 들어가 있습니다. '못'쓰는 상황이죠.

    레이크필드 이래로 P/E코어간의 명령어 지원한도가 다르면, 낮은 쪽으로 강제 하향평준화되는 문제점을 갖고 있는데 해결 못하고 있죠. 그나마 그레이스몬트부터 AVX라도 쓰니 망정이지 그 전까진 SSE까지밖에 못 썼습니다.
  • profile
    360Ghz      case kill mark: TT CTE700, ssupd meshroom S/D, BQ SB 802 white, CM H500... 2024.08.14 21:08
    제온에서는 오히려 AVX 테스트 부하 걸릴 땐 512로 우선 부하 걸기도 합니다.
  • ?
    title: 가난한아이들링 2024.08.14 21:39
    이러면 avx512말곤 장점이 사라져버리는...
  • ?
    webos115 2024.08.14 22:40
    인텔 E코어는 그레이스몬트부터 HW 로드밸런서를 넣어서 SMT나 JMP 분기명령어 없이도 어느정도 디코더를 다 쓰는데, AMD는 특허 문제인지 트레몬트처럼 쌩으로 2Way를 넣어서 더 도드라져 보이는거 같습니다.
  • profile
    류오동      컴알못입니다. 2024.08.14 23:06
    흠. 더 자세히 설명해주실 수 있으실까요?
  • ?
    webos115 2024.08.15 08:54
    https://chipsandcheese.com/2021/12/21/gracemont-revenge-of-the-atom-cores/

    칩앤치즈 발 아티클이긴 한데 그레이스몬트부터 분기 예측기에 오토 로드밸런서도 같이 들어있습니다.
    ZEN 5는 SMT시에만 디코더를 풀로 쓴다는거보니 이런게 없는 듯 보입니다.
  • profile
    류오동      컴알못입니다. 2024.08.15 16:22
    오토 로드밸런서의 구체적인 기능은 무엇일까요? SMT 없어도 단일스레드에 디코더 자원을 몰아주는 것일까요?
  • profile
    글레이셔폭포      ¡! 2024.08.15 19:11
    디코딩을 위해서는 명령어를 가져올 Instruction Pointer(%rip) 값이 필요한데, x86 명령어 길이는 가변적이므로 걍 디코더 폭만큼 더하는 값을 늘리면 되는 ARM 등과 달리 좀 머리를 잘 써야 합니다. 젠5는 그걸 2개 쓰레드에서 받는 방식을 택했고 트레몬트는 BTB에서 그 값을 미리 예측샷 때려서 (분기 이전)이랑 (분기 이후)가 동시에 디코딩되도록 했는데, (분기 명령어의 빈도가 적어도 이 정도는 될 거다라는 경험을 활용한 성능 향상) 분기 명령어 사이의 간격이 너무 길면 백엔드에 명령을 뿌려주는 클러스터가 하나가 되다보니 그놈한테 있는 마이크로옵 큐가 소진되면 한 클러스터의 디코더 대역폭인 3 IPC에 병목이 걸려버렸습니다. (E코어 디코딩 메커니즘을 설명할 좋은 문장이 안 떠오르네요) 그래서 그레이스몬트부터는 한 클러스터가 오링나기 전에 자동으로 toggle point를 삽입해서 명령어를 공급하는 메커니즘이 구현되었습니다.
  • profile
    류오동      컴알못입니다. 2024.08.15 21:39
    음.....이번은 확실히 제가 이해할 수 있는 범위를 넘어서버렸네요.
  • ?
    webos115 2024.08.16 08:54
    간단하게 말해서 x86은 CISC라 가변 길이 명령어 입니다. 이는 고정길이 명령어인 RISC와 비교해 2개의 디코더를 활용하기가 어렵습니다(마이크로옵을 디코더 폭에 맞춰 나누기 어려움). 그래서 이를 해결하기 위한 인텔과 AMD의 처리 방향이 나뉘게 되는데,
    AMD의 경우 SMT를 활용해 2개의 쓰레드를 생성하고 쓰레드당 디코더 할당
    인텔은 분기 예측시 분기 명령어를 기점으로 두개의 디코더에 각각 뿌려주는 방법을 활용했습니다.
    이때 Tremont는 분기 경계점에서만 디코더를 전환할 수 있어서 분기 명령어가 나누는 두개의 마이크로옵이 서로 크게 다르면 양쪽이 고루쓰이지 못하고 한쪽 디코더에만 데이터가 몰려 나머지 디코더는 놀게 됩니다.
    글레이서폭포님이 말씀하신 것처럼 그레이스몬트부터는 Tremont와 다르게 분기 예측시 toggle point를 삽입해 한 클러스터 내의 명령어가 비기 전에 자동으로 전환하여 다음 마이크로옵을 주입합니다.
    칩앤치즈에서는 그레이스몬트의 한 디코더 클러스터(16B/cycle)보다 더 긴 루프 길이로 테스트 했을때 그레이스몬트의 명령어 처리량에 저하가 없음을 확인했습니다.

    제 생각은 AMD 방식은 최적화를 SW로 던진거고 인텔은 HW 로드밸런스 최적화를 진행한다고 봅니다. 다만 최근엔 병렬 프로그래밍이 기본이다보니 HW 최적화 포기한 자원만큼 백엔드에 투자하는 것도 나쁘지않다고 봅니다.
  • ?
    diediealld 2024.08.14 23:29
    이건 한번 다이 사이즈까지 나와봐야 알것 같네요. 생각보다 다이사이즈가 작다면, 그냥 마이크로아키텍쳐 개선과 다이사이즈를 맞교환해서 원가절감형 제품을 냈다고 볼 수 있을겁니다. 고밀도로 박아서 쓰려던걸 그냥 데탑으로 냈으면 당연히 전성비가 나빠질테니.. 근데 다이사이즈도 크다면? 그냥 망한 설계...
  • profile
    류오동      컴알못입니다. 2024.08.15 00:02
    비슷한 걸로 아네요.

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