관련 내용은 이미 몇 번 소개를 했으나, 이 글에서는 좀 더 깊게 파고든 것 같아 다시 올려봅니다.

지난 8월 21일부터 23일까지 개최된 HotChips 34에서 인텔은 아래 4가지를 발표했습니다. 

Intel's Ponte Vecchio GPU: Architecture, System and Software
Heterogenous Integration Enables FPGA Based Hardware Acceleration for RF Applications
Meteor Lake and Arrow Lake : Intel Next Gen 3D Client Architecture Platform with Foveros
Next-Generation Intel processor build for the edge - Intel Xeon D 2700 & 1700
　

첫 날 열린 튜토리얼에선 아래 2개를 발표했습니다. 

CXL overview and evolution
CXL2/CXL3 coherency deep dive

또 팻 겔싱어 CEO가 Semiconductors Run the World라는 이름으로 기조 강연을 했습니다. 이건 스폰서의 권한이기도 한데, 인텔은 실버/골드/플래티넘보다 높은 로디움 등급의 스폰서입니다. 

어쨌건, 이 글에선 Meteor Lake and Arrow Lake : Intel Next Gen 3D Client Architecture Platform with Foveros에 대해 소개합니다. 여기에는 메테오레이크의 소개나 아키텍처에 대해선 일절 언급하지 않았고, 메테오레이크/애로우레이크의 포베로스에 대해서만 설명했습니다. 

3D 적층 기술 포베로스는 TSMC의 SoIC에 가까운 구조

포베로스는 TSMC의 InFO와 비슷하다고 알려져 있었으나 실제로는 SoIC에 가깝습니다. 2개의 다이를 마주하고 그 둘의 범프를 연결합니다. SoIC는 분자간력을 사용하지만 포베로스는 더 간단하게 구리 범프를 니켈 땜납으로 붙입니다. 

AMD 젠3의 3D V 캐시는 TSC의 간격이 17μm니까 그 밀도는3460개/mm²입니다. 그에 비해 메테오레이크는 1/4 수준인 772개/mm ² 로 줄어듭니다. 

여기에선 서로 다른 크기의 다이가 연결된 것을 볼 수 있습니다. 탑 다이가 크고 베이스 다이가 작은데, 탑 다이 아래에 구리 기둥을 세워 탑 다이의 배선을 패키지 밖으로 끌어냅니다. 이 방식은 InFO의 구조와 가깝습니다. 즉 InFO+SoIC가 포베로스 Omni입니다. 

마지막은 포베로스 다이렉트입니다. 가장 큰 차이점은 범프 밀도의 향상인데요. 10μm 아래로 밀도를 향상시킨 포베로스 옴니가 됩니다. 밀도를 높이면 배선의 대역을 유지하면서 숫자를 늘릴 수 있습니다. 그래서 속도를 낮추거나 대역을 높일 수 있습니다. 

또 범프 밀도를 높이면 배선 거리가 짧아집니다. 범프가 작아지는 만큼 범프의 높이도 줄어들기 때문입니다. 그러면 신호 구동 전력이 감소하고, 거리가 줄어들면 레이턴시 역시 짧아집니다. 또 구동 전압을 낮출 수 있기에 레이턴시 감소에 도움을 줍니다. 

그럼 이름에 '다이렉트'는 왜 붙었을까요? 첫 이미지와 비교해보면 알겠지만 구리 기둥 가운데에 니켈 땜납이 없습니다. 구리 기둥 끼리 직접 연결된 셈입니다. 여기에 대해선 설명이 없었으나 SoIC처럼 분자간력을 사용해 2개의 구리 기동을 연결한 것으로 추측됩니다. 그래서 다이렉트입니다. 

또 범프 피치가 왜 10μm이하일까요? 이렇게 해야 36μm 피치의 포베로스보다 배선 밀도를 16배 높일 수 있기 때문입니다. 16배는 가로세로 4배니까 36μm 피치의 9μm로 만들어야 간격이 1/4가 됩니다. 다만 9μm인지에 대해서는 나중에 공개하겠다고 선을 그었습니다. 

메테오레이크와 애로우레이크는 포베로스를 사용하며, 포베로스 옴니와 다이렉트는 앞으로 나올 다른 제품과 인텔 파운드리 서비스에서 사용합니다. 메테오레이크는 4개의 타일로 구성됐는데 각각의 타일은 아래 이미지처럼 될 것이라 추측합니다.

메테오레이크의 타일

메테오레이크가 포베로스를 쓰는 이유는 바이패스 콘덴서가 필요하기 때문

타일의 구성이야 어쨌건 간에, 여기서 궁금한 건 베이스타일입니다. 메테오레이크의 기능은 모두 4개의 탑 타일(CPU, GPU, SoC, IOE)에 있으니, 베이스타일은 이들 타일을 연결하는 용도로만 씁니다. 그렇다면 포베로스가 아니라 EMIB로 만들었어도 될 것 같지만 메테오레이크가 굳이 베이스타일을 넣어 포베로스를 구성한 이유가 있습니다. 

메테오레이크 베이스타일의 역할은 다음 3개입니다.

- 탑 타일 사이의 연결: Die2Die Power delivery, package I/O routing

- 패키지 외부(CPU 패키지에서 기판으로 연결하는 부분)으로 배선: Redistribution layers with active silicon

- 3D 캐패시터

이 중 앞의 2개는 이해하기 쉽습니다. 탑 타일끼리의 연결은 베이스 타일에서만 할 수 있습니다. 또 외부와의 연결 역시 당연히 필요합니다. 다만 여기까지는 앞서 말한대로 EMIB로도 할 수 있습니다. EMIB가 아니라 포베로스를 쓴 이유는 세번째입니다. 위 이미지에서 빨간색 프레임 부분 전체를 3D 캐패시터로 사용하며, 이건 탑 타일의 전원 공급 핀에 연결되어 패스콘)바이패스 콘덴서)로 작동합니다. 

패스콘이 최신 프로세서에서 중요한 이유는 성능을 향상하기 위해서입니다. 세로 축은 패키지 내/외부 패스콘 총량입니다. 14nm까지 패키지 내부에 콘덴서는 없었으나 그 이후에 패키지 내부에 패스콘을 넣었고 그 용량도 늘려 왔습니다. 그 효과는 매우 뚜렷한데, 인텔 7-앨더레이크 세대에선 패스콘의 밀도가 2.5배인 93FFμ제곱mm가 됐습니다. 

메테오레이크의 범프 피치는 36μm입니다. 이는 애로우레이크도 마찬가지입니다. 따라서 포베로스 옴니가 아닌 포베로스를 사용합니다. 메테오레이크의 베이스 타일 프로세서는 발표하지 않았는데, 그래프코어 BOW IPU는 40nm로 베이스 타일을 만들었습니다. 

다이 사이의 연결은 FDI(Foveros Die Interconnect)라는 독자적인 인터커넥트를 사용합니다. 젠3의 인피니티패브릭은  2~3pJ/bit를 사용하니, 그거의 1/10 수준이지만 AMD는 거리가 길고 패키지 사이를 연결한 것이니 직접적인 비교는 어렵습니다. 

인텔은 이렇게 설명합니다. FDI는 3D 적층을 위한 독자적인 인터커넥트로, 레이크필드, 폰테 베키오, 메테오레이크에서 씁니다. FDI는 물리적인 규격이기에 다른 프로토콜-예를 들면 UCIe를 적목할 수도 있습니다. 또 지금의 배선 밀도는 1K신호/제곱mm이나 하이브리드 본딩에서는 10K, 범프 피치를 줄이면 100K도 가능하다고요. 

FDI는 단순한 물리 층의 규격이며, 여기에서 전송하는 프로토콜은 뭐든지 상관 없다는 소린데, 실제로 메테오레이크는 아래 3가지 프로토콜을 구분해서 사용합니다. 

SoC Tile⇔CPU Tile: IDI
SoC Tile⇔GPU Tile: iCXL
SoC Tile⇔IOE Tile：IOSF＋DisplayPort

이 중 IDI(In-Die Interface)는 실버몬트 세대에서 사용하던 것으로 SoC 내부에서 CPU 코어 사이를 연결하는 프로토콜입니다. IOSF(Intel On-chip System Fabric)는 칩셋 내부에서 연결에 사용하는 프로토콜입니다. PCIe의 루트 컴플렉스 자체는 SoC 타일 안에 있고 PHY가 IOE 타일에 있으니, 루트 컴플렉스와 PHY의 연결해 IOSF를 사용했을 겁니다. 

iCXL이 뭐냐는 질문도 계속 나왔는데요. 인텔은 메테오레이크가 CXL을 지원하진 않지만 CXL 규격 자체는 인텔도 지원하기에 앞으로 Xe 아키텍처 기반 컴퓨트 가속기에서 CXL을 지원할 예정이고, iCXL은 CXL에서 PHY를 제외하고 내장한 것으로 Die2Die I/F를 지원한다고 밝혔습니다. 

GPU를 연결할 때 캐시 일관성이나 가속 지원 등이 있으니 CXL을 쓰는 게 편리하지만, 현재 CXL은 PCIe를 전제로 하여 만든 것이기에 호환성 확보를 위해 CXL을 FDI로 커스터마이즈한 것이 iCXL이며, CXL 그 자체와는 호환되지 않는다고 보입니다.

이렇게 해서 1000개나 2000개에 달하는 접속을 사용하며, 디퍼런셜 시그널에 쌍방향 접속이기도 합니다. 그래서 SoC와 CPU 타일 사이의 접속은 512비트, 이걸 2개의 IDI로 사용하기에 1개당 256비트지만 신호 속도가 2GHz라고 하면 대역은 64GB/s, 메모리가 DDR5-6400이라면 딱 1채널입니다. 그럼 2채널 메모리라면 IDI x2로 맞아 떨어집니다.  

메테오레이크, 앨더레이크보다 조금 더 많은 전력 공급 가능

메테오레이크를 처음 만들었을 땐 앨더레이크의 절반 수준까지만 전력 공급이 가능했으나, 지금은 10% 가량 높은 수준까지 전력 공급량을 늘릴 수 있었습니다. 앨더레이크의 모바일 버전인 코어 i9-12950HX가 PL1 55W, PL2 157W니까 PL2에서 10%가 높다면 170W까지 공급이 가능합니다. 

또 칩렛 구성을 사용하면서 모놀리식 다이보다 2~3% 정도 성능이 떨어집니다. 배선의 수가 늘어나니 어쩔 수 없고요. 포베로스 옴니/다이렉트에선 1% 수준으로 차이가 줄어들 수도 있습니다. 

하지만 제조 공정 개선, 아키텍처 개선을 등을 통해 그 이상의 성능 향상이 있습니다. 

물론 여기까지는 실험실에서 달성한 결과고요. 실제 제품은 양산해서 나오는 걸 봐야 되겠지요.