인텔이 포크시트 트랜지스터라는 기술을 특허 등록했습니다. 이를 사용하면 2nm 미만의 공정도 가능하리라 기대하고 있습니다.
현지 가장 발전된 기술인 트라이게이트 디자인에서 트랜지스터를 더 늘리기 위해 3D 수직 적층 CMOS 구조를 도입하려는 움직임이 있습니다. 하지만 트랜지스터의 크기를 줄이기가 너무 어렵다는 게 문제지요.
인텔은 유전체 벽 역할을 하는 원자 두께의 게르마늄 필름과, 이것과 쌍을 이루는 나노리본 트랜지스터를 사용합니다. 이 벽은 p 게이트 트렌치와 n 게이트 트렌치 사이의 절연체 역할을 하며, 두 층 사이를 물리적으로 분리합니다. 수직으로 적층된 트랜지스터 층마다 이 구조가 반복되는데, 기존 방식에 비해 차지하는 공간이 줄어들어 더 많은 적층이 가능해집니다.
인텔은 2019년 초부터 이 기술을 연구했으며 IEDM에서도 공개한 바 있습니다. imec도 포크시트에 대한 시뮬레이션을 공개한 바 있고요. 이 기술이 얼마나 큰 효과를 낼지는 아직 알 수 없으나, 2nm에 적용하면 나노시트 방식에 비해 20% 이상의 셀 면적 감소, 10%의 성능 향상, 24%의 효율 향상이 기대됩니다.