SK 하이닉스가 공개한 GDDR6 메모리 칩

 

지난 4월 23일에 한국의 메모리 업체인 SK 하이닉스는 차세대 그래픽 메모리인 GDDR6 DRAM을 발표했습니다. 현재 그래픽 메모리에서 주로 쓰이는 GDDR5의 후속작으로, 2018년 이후에 나올 중급형~보급형 시장 GPU에서 사용될 메모리 규격입니다. 

 

GDDR6은 메모리 기술의 표준화 단체인 JEDEC Solid State Technology Association(JEDEC)에서 여전히 스펙을 책정중인 표준입니다. GDDR6의 스펙은 JEDEC의 JC-42(Solid State Memories)라는 위원회에 설치된 JC-42.3(DRAM Memories), JC-42.3C(DRAM Parametrics)라는 2개의 모임에서 지금도 책정 작업을 진행하고 있습니다.

 

따라서 스펙이 아직 확정되지 않았다는 점을 분명이 밝히며, 이 차세대 그래픽 메모리의 특징에 대해 설명하고자 합니다.

 

 

2017년 5월 8일~11일에 미국에서 열린 GTC 2017 전시장. SK 하이닉스가 GDDR6의 소개 코너를 설치했습니다.

 

 

GDDR5보다 2배 빠르지만 소비 전력은 10% 이하라고 어필

 

 

GDDR6 메모리의 실리콘 웨이퍼를 확대해 볼 수 있는 전시물

 

 

왜 GDDR6가 필요한가?

 

앞에서 GDDR6가 중급형~보급형 시장의 GPU에서 사용되는 메모리라고 했습니다. 이를 보고 차세대 메모리 규격인데 왜 고급형 시장에서 쓰지 않냐고 의문을 가질수도 있는데요. 그 이유는 간단합니다. 고급형 시장의 GPU엔 HBM2 적층형 메모리 기술을 쓰기 때문입니다. 

 

 

NVIDIA가 5월 10일에 발표한 볼타 세대의 연산 가속 장치 테슬라 V100도 HBM2를 사용

 

NVIDIA는 이미 파스칼 세대의 연산 가속 장치인 테슬라 P100이나 워크스테이션용 GPU인 쿼드로 GP100에 HBM2를 사용한 바 있습니다. 또 AMD도 차세대 GPU인 베가에서 HBM2를 쓴다고 분명히 밝혔으니, 고급형 GPU가 HBM2를 사용하는 건 이미 정해진 것이나 마찬가지입니다. 

 

다만 HBM2는 성능이 높은 대신 가격도 비싼 메모리이기에, 고성능을 추구하는 고급형 시장의 GPU라면 몰라도, 가격이 문제가 되는 중급형이나 보급형 GPU에선 도입하기가 어렵습니다. 그래서 NVIDIA는 지포스 GTX 1080이나 NVIDIA 타이탄 X에서 GDDR5X SGRAM을 사용한 적이 있지요.

 

GDDR5X는 2016년 8월에 JEDEC 표준 JESD232A로 책정됐습니다. 그러나 GDDR5X를 생산하는 회사는 지금까지도 마이크론밖에 없고, 제품에 도입한 회사도 NVIDIA 뿐이라 널리 쓰인다고 보긴 힘듭니다. 다른 메모리 회사인 삼성 전자, SK 하이닉스, 그리고 NVIDIA의 경쟁상대인 AMD는 처음부터 GDDR5X 대신 GDDR6를 쓴다고 했으며, 그 샘플이 이제야 SK 하이닉스에서 나오기 시작한 상황입니다. 

 

이번에 SK 하이닉스가 출시한 건 아직 스펙이 확정되기 전에 초안을 가지고 만든 엔지니어링 샘플에 가깝습니다. 왜 확정도 되지 않았는데 내놓았냐면 AMD나 NVIDIA가 GDDR6를 사용하는 GPU를 개발 중이며, 이를 개발/테스트하기 위해선 먼저 메모리 칩의 엔지니어링 샘플이 나와야 하기 때문입니다. 

 

 

GDDR6는 속도 향상과 소비 전력 절감을 모두 확보

 

여기까지가 GDDR6의 등장 배경입니다. 이제는 본론에 들어가 GDDR6의 특징에 대해 보도록 하지요. 앞서 말한대로 GDDR6는 아직 표준화 작업이 진행 중이며, JEDEC의 초안 문서도 아직 공개되지 않았습니다. 따라서 여기에선 2016년 8월에 열린 반도체 관련 이벤트 Hot Chips 28에서 삼성전자가 진행한 The future of graphic and mobile memory for new applications라는 세션의 내용과 슬라이드를 이용해 GDDR6의 특징을 설명하겠습니다. 

 

우선 메모리 기술의 대략적인 로드맵을 봅시다. 슬라이드 왼쪽의 그래프는 세로축이 핀의 신호 속도(메모리 버스 대역폭), 가로축은 출시 연도입니다. 삼성에서 만든 자료이니 삼성이 다루지 않은 GDDR5X는 빠져 있고, GDDR 외에도 DDR5와 LPDDR5가 모두 나와있는데 그건 넘어가고. 2018년에 GDDR6에서 하나의 핀으로 14Gbps의 신호 속도를 실현하는 걸 목표로 삼았음을 알 수 있습니다.

 

신호 속도의 진화보다 중요한 건 오른쪽 그래프입니다. 신호 속도 당 소비 전력의 절감을 나타낸 것이지요. 이를 보면 GDDR6는 GDDR5와 비교해서 전력 사용량이 크게 줄어들었음을 알 수 있습니다. GDDR6는 GDDR5와 비교해서 신호 속도가 배로 늘어나지만 필요로 하는 소비 전력은 비슷하거나 낮아지는 걸 목표로 하고 있음을 알 수 있습니다. 

 

소비 전력은 GDDR5X의 큰 약점이었습니다. GDDR6X는 신호 속도의 향상에 거의 정비례해서 소비 전력이 늘어나기에 GDDR5보다 1.6배 더 많은 전력을 필요로 합니다. 즉 저전력화가 GDDR6의 장점 중 하나로 꼽힙니다. 

 

 

삼성은 HBM도 생산하는 곳이기에 GDDR6와 HBM을 비교한 슬라이드를 내놓은 바 있습니다. 성능이 2.7배라고 주장하는데 전제 조건이 나와있지 않으니 이것만으로 판단하긴 어려움이 있습니다. 다만 HBM이 GDDR5/6보다 성능/소비 전력 비율이 우수한 건 사실이나, 가격이 비싸기에 GDDR6를 개발하려는 것입니다. 

 

 

GDDR6 고속화 실현의 핵심은 크로스 토크 감소와 신호 파형 보정

 

GDDR6는 신호 속도의 고속화를 실현하기 위해 크게 두 가지 연구가 이루어졌습니다. 하나는 인코딩을 이용한 크로스 토크(신호선 사이의 간섭)의 감소이고 다른 하나는 이퀄라이저를 이용한 고속 전송시의 신호 파형 보정입니다. 우선 크로스 토크의 감소부터 봅시다.

 

인접한 신호 선 중 한쪽의 전압이 올라가면 다른 쪽도 영향을 받아 전압이 약간 변동하는 경향이 있습니다. 예를 들어 인접한 3개의 신호선에 111이라는 신호가 흐를 경우, 3개의 신호선이 서로 인접한 신호선의 전압을 올리고, 특히 중앙 신호선은 양쪽 신호선에서발생한 전압 변동에 모두 영향을 받아 신호의 파형이 흐트러지기가 쉽습니다. 2개의 신호선으로 구성해 11이라는 신호가 흐른다고 해도, 111까진 아니지만 상호 간섭이 어느 정도는 발생합니다. 전압이 인가됐는데도 000이 된다면 문제가 있겠죠.

 

이런 크로스 토크를 해결하기 위해 자주 쓰는 게 신호선 사이에 GND(접지, 0V 기준 전위) 선을 끼우는 것입니다. 좀 엣날 이야기이긴 한데, 하드디스크 연결 인터페이스 규격이 IDE에서 EIDE로 업그레이드됐을 때, IDE의 신호선 사이에 GND를 끼워 크로스 토크를 줄이고, 이로서 고속 전송이 가능해졌던 일도 있습니다. 

 

 

GDDR6도 이론적으론 그것과 같습니다. 하지만 EIDE처럼 간단한 방법이라면 배선 수가 두배로 늘어나기에 실장 면적에서 불리합니다. 그래서 GDDR6는 3B4B나 8B9B라는 인코딩을 사이에 넣어 이 문제를 해결합니다. 3B4B는 3비트 데이터를 보낼 때 4비트 기호로 인코딩해 보내는 것, 8B9B는 8비트 데이터를 보낼 때 9비트 기호로 바꿔서 보내는 방식을 의미합니다.

 

이런 인코딩을 넣으면 왜 크로스 토크가 줄어드는 것까요? 실제로는 구조가 더 복잡하기에 어디까지나 대략적인 이미지만 설명하는 것인데, 원래 데이터가 111이라면 인접 신호가 함께 1이 되지 않도록 0101로 인코딩합니다. 요즘은 크로스 데이터를 줄이기 위해 추가 신호선을 사용해 데이터에 11이라는 오염이 생기지 않도록 기호화한다는 게 핵심입니다. 

 

물론 이 방식에는 단점도 ㅆ습니다. 신호 길이가 늘어난다는 것이죠. 3B4B 인딩은 3비트 데이터가 4비트로 늘어나니 4개의 신호선이 필요합니다. 데이터가 16비트라면 22개, 32비트라면 44개의 신호선이 필요합니다. EIDE가 40개에서 80개로 늘어난 것에 비하면적지만 그래도 배선의 수가 늘어나는 건 썩 달가운 일은 아닙니다.

 

그래서 신호선의 수를 더 줄이기 위해 8B9B 인코딩을 3B4B 인코딩과 함께 검토중입니다. 8B9B라면 16비트가 18개, 32비트에선 36개의 신호선이 필요하기에 3B4B보다는 신호선의 수가 줄어듭니다. 이 중 어느것을 채택할 것인지는 2016년 8월 기준으로 결정되지 않았으나, SK 하이닉스가 엔지니어링 샘플을 출시한 걸 보면 분명 하나로 정해지긴 한 것으로 보입니다.

 

 

GDDR6에서는 타이밍이나 피라미터 조정을 정기적으로 실시 

 

 

두 번째 연구에 나오는 이퀄라이저는 데이터 전송 신호를 보정하여 전송 중에 손실될 신호 성분을 보충하는 기술, 또는 이런 작업을 맡은 회로입니다. GDDR6는 GPU에 내장된 메모리 컨트롤러에 타이밍 조정 기능과 이퀄라이저를, 메모리 칩에는 노이즈 내성이 높은 회로를 넣어 신호 보정을 실시하는 구조를 도입합니다. 

 

여기서 무엇을 하는지를 좀 더 쉽게 설명합시다. 우선 GPU의 메모리 컨트롤러는 타이밍 조정과 이퀄라이저의 피라미터 조정인 Training를 정기적으로 수생합니다. 트레이닝은 여러 종류의 특정 패턴 신호를 일정 시간 보내, 그 전송 타이밍과 파형을 정밀하게 측정하여 타이밍의 어긋남이나 파형 보정을 실시하는 구조입니다. 

 

이러한 트레이닝은 DDR4에서도 이루어집니다. 원래는 전원을 넣거나 리셋할 때 한번 이루어집니다. 배선의 미묘한 차이나 구현 상황에 의한 신호 반사의 영향을 지우려면 먼저 트레이닝을 실시하면 충분하다는 이야기입니다. 이를 GDDR6에서 정기적으로 실시하는 건, 온도 상승에 따른 기판이나 패키지의 미세한 왜곡, 온도 변화에 따른 재질의 피라미터 변화 등, 신호 전달 특성의 변화를 연속적으로 보정하기 위해서입니다. 반대로 말하면 16Gbps의 신호를 내려면 이 정도까지 신경을 써야만 한다는 이야기입니다.

 

 

메모리 컨트롤러의 데이터 보정 부분. GDDR6에서 받은 신호의 보정(EQ 이퀼라이저)와 GDDR6에 보내는 신호의 보정(MUX 멀티플렉서)를 위해 외부 클럭 신호를 끌어들여 CLK 버퍼를 통해 분배합니다.

 

이 이퀼라이저는 DDR4와 PCI Express에서 널리 쓰는 Continuous Time Linear Equalization(CTLE)라는 기법보다 Decision Feedback Equalizer(DFE)라는 기법을 채용하는 것이 맞다고 2016년 8월의 세션에서 설명한 바 있습니다. CTLE는 시간 축을 따라 신호의 진폭을 증감시키는 필터에서 저주파 성분을 억제하고 신호 성분을 증폭해 부호 사이의 간섭 신호 (Inter-Symbol Interference, ISI)을 절감하자는 것입니다. DFE 보정 파형의 출력을 다음의 파형을 보정할 때의 계산에 사용해 부호 사이의 간섭 신호를 제거합니다. JEDEC에서는 4탭(1/4 파장씩 처리) DEF가 CTLE보다 유효하다고 생각하는 것으로 보입니다.

 

 

데이터 전송용 클럭 신호는 메모리 컨트롤러에서 4배속으로 생성

 

 

GDDR6는 클럭 신호를 만드는 방법에도 달라진 점이 있습니다. GDDR5와 GDDR6X는 베이스 클럭 신호(CK)와 이를 두배로 높인 WClock 신호(WCK) 두개를 사용합니다. CK가 1.5GHz라면 WCK는 3GHz가 됩니다. GDDR5는 WCK 신호의 상승/하강을 모두 사용하니 3GHz의 두배인 6Ghz로 전송합니다. 이게 GDDR5X에선 메모리 칩과 메모리 컨트롤러 모두가 WCK 신호를 기반으로 하여 각각 6GHz 클럭 신호를 만든 다음, 이들을 모두 사용해 12GHz로 보내는 까다로운 방법을 사용합니다. 

 

 

4배(Quad Data Rate)로 전송할 때의 GDDR5X 신호 이미지. WCK_t와 WCK_c라는 클럭(위 예시에선 3GHz)을 바탕으로 이를 두배로 늘린 클럭(위 예시에선 6GHz)의 양쪽 모두(12GHz)로 데이터 버스 DQ DBI_n에 출력. 

 

여기서 문제가 되는 건 12GHz의 클럭이 메모리 컨트롤러와 메모리 칩 사이에서 직접 동기화하지 않고, 동기화하는 WCK를 사용한 간접 동기화에 불과하다는 것입니다. 즉 타이밍이 미묘하게 어긋날 가능성이 있으며, 실제로 그렇게 되면 데이터가 정확하게 주고 받는다는 보증이 없어지고, 만약 잘못 보내면 이를 감지할 방법도 없습니다. 이게 GDDR5X의 문제입니다.

 

 

문제가 있는 구조를 그대로 쓸 수는 없으니 GDDR6는 WCK를 CK 4배속(CK가 1.5GHz라면 WCK는 6GHz)로 만들었습니다. 이 4배속의 WCK는 메모리 컨트롤러에서 생성하며, 메모리 칩은 WCK를 그대로 사용하여, 명령과 주소 CA는 클럭 신호 CK의 양쪽에서 송수신을 합니다. 

 

 

NVIDIA 볼타, AMD Navi에 탑재될 GDDR6

 

GDDR6에 대해서 밝혀진 정보는 위에 나온대로입니다. GDDR5X는 GDDR5와의 호환성을 최대한 확보하기 위해 여러가지 까다로운 기술을 사용했습니다. 반면 GDDR6은 호환성을 버리고 어느 정도의 최적화를 실시함으로써 GDDR5와 같은 수준의 전력으로 두 배 가까운 메모리 버스 대역폭을 사용할 수 있게 된 셈입니다. 

프리 페치의 수는 현재 불분명하지만 SK 하이닉스의 자료를 보면 GDDR6가 2Znm(아마도 21nm) 프로세스를 사용하며, 이는 SK 하이닉스의 DDR4나 LPDDR4와 같은 공정입니다. 따라서 32n 프리페치보다 높지 않으면 핀 당 16Gbps의 속도는 도저히 실현할 수 없다고 계산되기에, 아마도 GDDR5X과 같은 16n 프리페치 × 2(주소를 2개 사용하여 저마다 16개의 연속된 데이터를 발송)하는 구성일 것으로 생각됩니다.

 

 

GDDR6의 핀 구성도 아직 확실치 않으나 SK 하이닉스가 공개한 GDDR6 메모리 칩의 사진을 보면 어느 정도 추측이 가능합니다. 이 사진을 보면 18열에 5행의 핀에 비어있는 자리가 2단이니 전체 핀 수는 180개가 됩니다. 다만 이게 맞을지는 아직 알 수 없습니다. 왜냐하면 GDDR5X 중에는 190핀도 있거든요. GDDR6는 인코딩을 도입하며 신호선의 수가 늘어났다고 판단되니, 이 사진처럼 핀 수가 줄어드는 건 이상합니다. 

 

 

다만 다른 방향으로 해석할 수 있습니다. GDDR5X 메모리 칩의 핀 배치를 봅시다. 190핀의 대부분이 전원과 GND에 쓰였기에, 소비 전력이 낮은 GDDR6에선 이런 핀을 줄여도 괜찮을 것이라고 판단했을 수 있습니다. 

 

마지막으로 GDDR6을 탑재한 제품이 언제 나올 것인지를 추측해 봅시다. SK 하이닉스의 자료에선 '2018년 초에 출시될 하이엔드 그래픽카드에 맞춰 GDDR6 DRAM 양산을 예정하고 있다"고 말했습니다. 따라서 SK 하이닉스가 GDDR6의 양산을 본격적으로 시작하는 건 2017년 3분기 쯤이 될 것 같습니다. 그때는 NVIDIA 볼타, AMD Navi가 GDDR6를 넣을 것으로 추측됩니다.