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컴퓨터 / 하드웨어 : 컴퓨터와 하드웨어, 주변기기에 관련된 이야기, 소식, 테스트, 정보를 올리는 게시판입니다.

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참고/링크 http://www.jst.go.jp/pr/announce/20170516-4/index.html

일본 산업 기술 종합 연구소가 비휘발성 자기 메모리(MRAM)의 3D 적층 공정 기술을 개발했다고 발표했습니다. CMOS 현성 웨이퍼와 TMR 박막 웨이퍼를 따로 생성한 후 압착 접합하는 3D 적층 기술로 TMR 소자를 만드는 것은 이번이 세계 최초라네요.

 

MRAM은 수직 자화 TMR 소자를 기반으로 기록 비트, 비트 선택의 CMOS 금속 배선으로 이루어지는데. 보통 TMR 박막은 CMOS 형성 후에 금속 배선에 직접 형성됩니다.

 

지금까지 반도체 디바이스에서 개발해온 3D 적층 프로세스는 TMR 박막 웨이퍼와 CMOS 웨이퍼를 결합한 것인데, 다른 동작 원리를 가진 디바이스를 형성 나노 스케일 박막을 적층하는 기술이 확립되지 않았습니다. 또 TMR은 두께 1nm의 산화 마그네슘 터널 절연층이 있어 기계적 강도가 약하고 3D 적층 공정에 사용이 어려웠습니다.

 

이번 연구는 직경 150mm의 실리콘 웨이퍼에 단결정 TMR 박막보다 기계적인 강도가 약한 다결정 TMR 박막층을 형성한 웨이퍼 시료와 직경 200mm의 실리콘 웨이퍼에 구리 전극층을 형성한 웨이퍼 시료를 별도로 만들어, 두 시료 표면에 금속 탄탈 접합층을 형성했습니다.

 

접학 경계면에 결함이나 빈 자리가 생기지 않도록 높은 진공 상태에서 탄탈 접합층 표면의 평탄화와 청전화를 수행한 후, 진공 상태에서 양쪽 웨이퍼 뒷면에 하중을 걸어 탄탈 접합층끼리 접합, 이면 연삭 공정에서 불필요한 한쪽 웨이퍼를 제거하고, 직경 200mm 실리콘 웨이퍼에 구리 전극, 탄탈 접합, 다결정 TMR 박막층 순서대로 3D 적층 시료를 구축했습니다.

 

이러한 3D 적층 시료에 미세 가공을 실시해 28nm에서 65nm의 MRAM 디바이스를 만들고 테스트한 결과, 읽기/쓰기 성능 저하가 전혀 없고 STT-MRAM에서 중요한 지표인 데이터 쓰기 효율은 2에 달해 세계 최초의 성능을 유지할 수 있었다고 합니다.

 

또한 이번에 이용한 다결정 TMR 박막보다 단결정 TMR 박막이 기계적 강도가 강하기에 이번 3D 적층 공정은 단결정 TMR 박막에도 그대로 사용할 수 있으며, 이를 실현함으로서 20nm 이하 세대의 STT-MRAM에 요구되는 성능을 만족시킬 수 있어, MRAM의 비약적인 대용량화/생산성 향상에 기여할 것으로 봅니다.

 

앞으로 2년 안에 단결정 TMR 박막과 CMOS 웨이퍼의 3D 적층 프로세스를 수립, 5년 안에 실제 제품 개발에 착수할 것이라고 합니다.

 

 

01.gif

 


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    마라톤 2017.05.17 08:02
    좋은 정보 감사합니다. ^_^

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