직역으로는 매끄럽게 이야기가 진행되지 않는 부분이 많아서, 문장을 재구성한 부분이 많습니다.

 

원 저자 : 후쿠다 아키라

Thanks to : 우냥이

 

▲무어의 법칙 (좌측 상단)과 무어의 법칙의 실현 수단 (좌측 하단). 2017년 3월 28일 미국 캘리포니아 샌프란시스코에서 개최된, Intel Technology and Manufacturing Day의 강연 슬라이드에서 참조.

 

사망설과 생존설의 난비하다

 

무어의 법칙은 사망설(한계설, 파산설)과 보존설이 난비하고 있다. 사망설(한계설, 파산설)에서는 '무어의 법칙은 죽었다.' 혹은 '무어의 법칙은 파탄하고 있다.'라고 주장하고 있다. 보존설에서는 '무어의 법칙은 아직 살아있다.' 혹은 '무어의 법칙은 아직까지 통용된다.' 라고 반론하고 있다.

 

그렇다면 보존설과 사망설 어느쪽이 맞는 이야기일까? 곤란하게도 양 쪽 모두 맞다고 할 수 있으며, 양 쪽 모두 틀렸다고 할 수 있다. 어째서일까? 이는 각각 주장에서 무어의 법칙의 정의가 다르기 때문이다.

 

이전 칼럼인 ‘실수 투성이의 무어의 법칙’에서 이야기했던 바와 같이, 무어의 법칙은 본래의 정의와 컴퓨터 산업과 IT 산업 그리고 반도체 산업에 대해서 무어의 법칙의 해석과는 큰 차이가 있기 때문이다. 무어의 법칙은 다양하게 해석할 수 있기 때문에, 본래 정의에 가까운 것으로 부터, 본래 정의와는 꽤나 먼 다양한 해석이 존재한다. 조금 더 어렵게 이야기 하자면, 대부분이 오류를 포함하고 있다는 것이 지난 칼럼에서의 내용이다.

 

사망설(한계설, 파탄설)의 확대 해석

 

무어의 법칙의 사망설과 보존설은 모두 무어의 법칙의 정의에 오류를 포함하고 있다. 거기에다 사망설(한계설, 파탄설)을 주장하는 사람들은 무어의 법칙을 더 확대 해석하는 경향이 있다.

 

확대 해석의 두드러진 사례는 반도체 집적 회로의 성능 향상을 무어의 법칙에 포함시키는 것이다. 더욱 자세하게 이야기 해보자면, 미세화로 인한 MOS FET의 성능의 향상을 더 이상 볼 수 없게 된 것을 가지고 무어의 법칙이 파탄했다고 주장하는 것이다.

 

이 주장은 분명히 이상하다. 왜냐하면 미세화에 의한 MOS FET의 성능 향상은 고든 무어(Gordon Moore)에 의한 규칙이 아니기 때문이다. IBM의 반도체 연구자인 로버트 히스 데나도(Robert Heath Dennard)가 1974년 IEEE 학회 논문지인 Journal of Solid-State Circuits에서 공표한 Design of Ion-Implanted MOSFETs with Very Small Physical Dimension 논문이 원천이다.

 

▲무어의 법칙의 정의를 수정하거나 확대 해석 등에 의한 사망설의 삽화

 

데나도 스케일링이 이끈 무어의 법칙

 

MOS FET을 미세화하면 성능이 향상한다고 주장한 논문은 반도체 산업에서 데나도 스케일링(Dennard Scaling), 비례 축소 규칙(Scaling Law), 데나도의 규칙, 스케일링의 법(Scaling Law)와 같이 불리고 있다.

 

스케일링의 규칙에서는 스케일링의 계수(k)를 기준으로 하여, MOS FET의 게이트의 크기(게이트의 길이와 폭)을 k분의 1로 지정한다. MOS FET의 스위칭에 필요한 지연 시간은 k분의 1로 단축되며, 소비전력은 k의 제곱분의 1로 줄어든다. 즉 k가 2일 경우 지연시간은 절반으로 짧아지며, (속도는 k배) 소비전력은 4분의 1로 크게 감소한다.

 

데나도 스케일의 위력은 굉장했다. 1970년 부터 1990년대 까지 무어의 법칙, 즉 실리콘 다이의 소자 수를 증가시킨 것은 데나도 스케일링이라고 해도 무방할 것이다. 실제로는 스케일링의 계수(k)는 1.4이기 때문에, MOS FET의 게이트의 크기가 약 0.7배씩 축소되며 반도체 제조 기술은 미세화 세대를 반복했다. 세대 교체가 일어날 때 마다 동일한 실리콘 다이에 싣는 MOS FET의 수는 2배로 증가했다.

 

▲데나도 스케일링(스케일링의 규칙)의 요약. 출처 :「Design of Ion-Implanted MOSFETs with Very Small Physical Dimensions (Dennard R.H. with Gaensslen, F. H. et al.), IEEE Journal of Solid-State Circuits, vol.SC9,pp.256-268, 1974」

 

무어의 법칙과 스케일링의 규칙의 구별이 애매해지다.

 

그런데 데나도 스케일링이 가져온 MOS FET의 성능 향상은 무어의 법칙에 대한 확대 해석이나 오해의 요인이 되었다. 첫번째로 미세화로 MOS FET의 속도가 1.4배 증가하였다. 두번째로 MOS FET의 속도가 1.4배 증가했음에도 불구하고, 게이트의 용량을 낮춰서 FET 당 소비 전력이 증가하지 않았다. 미세화로 인해서 이 두가지가 반복됨으로써, 반도체 기술에 익숙하지 않은 엔지니어나 과학자들이 무어의 법칙과 데나도 스케일링을 구분하기 어려워지게 된 것이다.

 

마이크로 프로세서와 컴퓨팅 기술자들은 트랜지스터 레벨이 아니라 논리 아키텍처 레벨에서 반도체를 설계한다. 즉, 트랜지스터 레벨의 물리적 기술의 이해력은 높지 않다. 때문에  그들에게는 무어의 법칙과 스케일링의 법칙의 구분이 모호하며, 혼연일체로 보이는 것이다.

 

이미 파탄해버린 데나도 스케일링

 

그리나 1974년에 발표된 데나도 스케일링은 2000년대에 진입하면서 전혀 통용되지 않게 되었다. MOS FET의 크기를 축소해도 소비 전력이 떨어지지 않게 된 것이 주요 원인이다.

 

데나도 스케일링은 MOS FET의 스위칭 전력(동작시 소비 전력)을 다루고 있다. 이때 FET이 스위칭 되지 않을때(대기 전력)을 무시하거나, 값을 0으로 간주하고 있었지만, 게이트 치수의 축소로 인해 누설되는 전류가 급속도로 증가하여 대기시의 소비 전력이 급격하게 늘어나게 되었다. 특히 180nm 세대에서 130nm 세대로 이행되는 단계에서 누설 전류가 크게 증가하였는데, 이는 1990년대 후반에 일어난 일이다. 그리고 2000년대로 진입하면서 1974년대에 정의된 스케일링의 법칙이 통하지 않게 되며, 파탄했다고 말할 수 있는 것이다.

 

그러나 무어의 법칙은 실리콘 다이를 탑재하는 소자 수의 확대와 소자 당 제조 비용의 저하가 파탄된 것은 아니기 때문에 무어의 법칙은 아직까지도 살아있다고 말할 수 있다.

 

▲반도체 제조 기술의 미세화에 따른 누설 전류의 급격한 증가. Intel이 2012년 개발자 포럼(IDF)에서 발표한 슬라이드에서 참조.

 

생존설의 가장 큰 지원자인 Intel

 

무어의 법칙의 생존설을 가장 강하게 주장하며, 무어의 법칙을 유지하고 있는 대표적인 기업은 Intel이다. 무어의 법칙을 주장한 무어가 1968년 설립한 Intel은 무어의 법칙을 최대 최장 실현한 기업이기도 하다.

 

올해(2017년) 3월 28일 Intel은 미국 캘리포니아 주 샌프란시스코에서 개최한 제조 기술에 관한 이벤트인 Intel Technology and Manufacturing Day에서 무어의 법칙은 죽지 않았다고 강하게 어필했다.(자세한 내용은 무어의 법칙은 흔들리지 않는다. Intel이 발표한 10nm 공정 기술을 참조)

 

▲무어의 법칙은 죽지 않았다는 것을 강하게 어필. 트랜지스터의 제조비용은 10nm 프로세스에서도 변하지 않고 내려갈 것이라고 한다. 2017년 3월 Intel Technology and Manufacturing Day에서 표시된 강연 슬라이드.

 

Intel은 무어의 법칙이 죽지 않았다 혹은 무어의 법칙은 아직 살아 있다고 주장하며 공개한 슬라이드에서는 트랜지스터당 실리콘의 면적이 기존 미세화 추세에 따라 축소하는 것을 보여주었다. 그리고 실리콘 면적당 생산 비용은 상승하는 경향을 보여주었다. 마지막으로 두 가지의 내용의 곱인 트랜지스터당 제조 비용은 최신 10nm 프로세스, 그리고 오는 7nm 공정에서도 기존 추세와 같이 떨어질 것이라 보여주었다.

 

실리콘 면적당 트랜지스터 수가 증가하는 것과 트랜지스터당 제조 비용을 절감하는 것을 양립시키는 것이 무어의 법칙의 근간이다. 그런 의미에서 Intel은 무어의 법칙을 이끄는 최대의 기업이라고 할 수 있다.

 

Intel의 생존설에 포함된 확대 해석

 

그러나 Intel이 무어의 법칙의 내용을 정확하게 전달하고 있지는 않다. Intel은 자신들의 견해와 확대 해석을 통해 무어의 법칙의 지명도를 교묘하게 이용하여 기술력을 홍보해 왔다. 좀 더 자세히 이야기해보면, 무어의 법칙에 대한 오해를 넓혀 온 것이다.

 

Intel은 무어의 법칙에 대해서 미세화를 의미하는 것이라는 오해를 만들어냈다. 미세화를 기존의 트렌드로 유지하는 것이 무어의 법칙이 계속되는 것이라고 Intel은 언급해왔다. 따라서 미세화 = 무어의 법칙이라는 이미지를 만들어 낸 것이다.

 

▲트랜지스터(MOS FET)의 미세화 트렌드를 유지하는 것이 무어의 법칙을 유지하고 있다고 강조하는 슬라이드. Intel이 2014년 개발자 포럼(IDF 2014)에서 발표한 슬라이드에서 참조

 

반도체 직접 회로의 성능에 대해서도 Intel은 오해의 소지가 있는 내용을 발표하고 있다. 올해(2017년) 3월 제조 기술에 관한 이벤트인 Intel Technology and Manufacturing Day에서도 무어의 법칙은 직접 회로의 성능을 향상시키고 있다고 Intel은 설명하고 있다.

 

슬라이드에서는 무어의 법칙을 유지함으로써 두 가지의 장점이 태어난다고 한다. 첫번째는 같은 규모의 회로를 절반의 실리콘 다이에서 실현할 수 있다는 것 이다. 다시 말해 제조비용이 절반으로 된다는 장점이다. 두번째는 동일한 실리콘 면적에서는 탑재 가능한 트랜지스터의 수가 2배가 되므로 더 많은 기능을 동일한 실리콘 다이에 싣는다는 점이다. 즉 기능이 증가여 직접 회로의 성능이 향상된다는 장점이다.

 

이론과 논지는 틀리지 않았다. 하지만 이러한 장점이 무어의 법칙의 일부라고 오해할 여지는 충분히 존재한다. 이는 이미지 전략이라고 받아들일 수 있겠다.

 

▲무어의 법칙은 경제성의 법칙이라는 제목의 슬라이드. 트랜지스터의 수가 같을 경우 제조 비용이 절반으로 줄어드는 장점이 있으며, 동일한 실리콘 면적에서는 트랜지스터의 수가 2배가 되어 기능이 증가하고 성능이 향상되는 메리트가 있다고 한다. 2017년 3월 Intel Technology and Manufacturing Day에서 표시된 강연 슬라이드에서 참조.

 

무어의 법칙의 운명을 좌우하는 3차원 직접 기술

 

현재 무어의 법칙을 이끌어가는 가장 큰 요인은 공정을 더 낮추어 미세화하는 기술이다. 미세화에 의해 동일한 실리콘 면적에 집적되는 소자의 갯수를 늘리는 것이다. 실리콘 다이의 면적을 확대하면 실리콘 웨이퍼당 실리콘 다이의 수가 감소하고 제조비용이 증가하기 때문에 실리콘 다이의 면적 확대를 기대하기는 어려운 편이다.

 

과거 실리콘 다이 면적이 커질 때, 실리콘 웨이퍼의 크기를 키워 제조비용의 상승을 막아왔다. 하지만 현재 실리콘 웨이퍼의 최대 직경이 300mm에서 더 커지기 위해서는 시간이 더욱 필요할 것으로 보인다. 차세대 실리콘 웨이퍼은 450mm로 예정되어 있으며, 450mm 웨이퍼에 대응한 생산 장비와 재료 등의 연구가 진행되고 있지만, 현재 양산 라인에 적용하는 시기가 정해져 있지 않기 때문이다.

 

미세화의 경우, EUV(Extreme Ultra-Violet : 극단 자외선) 리소그래피 기술을 도입하여 3nm까지 실현이 가능하다는 전망이 나왔다. 유일한 EUV 노광장비 업체인 ASML은 2025년에 3nm 양산을 시작할 수 있을 것이라고 예측하고있다. (자세한 내용은 3nm 로직의 양산을 노리는 EUV 리소그래피의 고NA화 기술을 참조)

 

▲EUV 리소그래피 기술의 미세화 로드맵(오른쪽 그래프) ASML이 2016년 10월 31일 개최한 애널리스트 설명회인 Analyst Day에서 설명한 강연 슬라이드에서 참조.

 

즉 2025년까지는 미세화가 지속되며, 미세화를 통한 트랜지스터의 숫자가 증가하여 무어의 법칙을 유지할 수 있게 된다. 다만 여기서 문제가 되는것이 리소그래피 기술의 발전으로 공정이 미세화 된다고 하더라도, 장치나 회로기술이 따라올 수 있는가의 여부이다. 트랜지스터가 동작하는지, 동작을 하더라도 속도와 소비전력은 어떠할지, 또한 트랜지스터가 나름 괜찮은 성능으로 작동하더라도 회로를 구성하였을때 동작을 하는지 또는 성능을 향상시킬 수 있는가와 같은 문제들이 무어의 법칙을 유지하는데 큰 요인으로 작용할 것이다.

 

만약 미세화 기술이 성능 향상으로 연결되지 않는다고 하더라도 수단은 남아있다. 세로 방향으로 소자를 직접하는 것, 즉 3차원 직접화 기술이다. 3차원 직접화 기술은 이미 제품으로 출시된 사례가 있다. 낸드 플래시 메모리는 15nm 전후에서 미세화의 한계에 도달하여 3차원 구조를 도입하였고, 이를 통해 직접규모를 향상시켜 용량을 지속적으로 확장하고 있다. 낸드 플래시 메모리의 미세화가 멈춘 것은 2013년으로 이미 3년전의 과거의 사건이 되어가고 있다.

 

낸드 플래시 메모리에서 도입된 3차원 집적화 기술은 3D NAND라고 불리며, 메모리 셀을 수직(세로)로 적층하여 실리콘 면적당 저장용량을 늘릴 수 있다. 낸드 플래시의 용량은 3D NAND를 도입한 2014년부터 2016년까지 매년 2배씩 무섭게 증가하였다. (자세한 내용은 저장 용량 확대의 계단을 급속도로 걷고 있는 3D NAND 플래시를 참조) 무어의 법칙은 실현 수단으로 규정하고 있지 않기 때문에 이 또한 무어의 법칙의 연장이라고도 할 수 있다.

 

그러나 반도체 로직과 DRAM에서는 3차원 집적화 기술의 연구개발이 거의 진행되지 않았기 때문에 미세화가 중지된다면 무어의 법칙이 중지될 가능성도 남아있다. 그렇지만 2025년까지는 아마도 무어의 법칙은 계속될 것이다. 2025년까지 아직까지 8년이 남아있으니, 그 동안 기술적인 진전이 있기를 기대하고 싶다.