14nm 공정의 8세대 코어 프로세서
인텔이 차세대 CPU인 8세대 코어 제품군을 발표했습니다. 기존의 카비레이크 후속작이 됩니다. 우선 TDP 15W의 U 시리즈가 먼저 나오며, 이후에 데스크탑부터 고성능 노트북까지 모든 라인업에 출시됩니다.
이번에 발표된 8세대 코어 프로세서의 제조 공정은 카비레이크와 같은 14+이며, 14++가 아니라고 인텔은 설명합니다. 커피레이크는 원래 2018년에 출시되며 14++일 것으로 예상됐습니다. 그러나 뚜껑을 열고 보니 첫번째 8세대 프로세서는 카비레이크와 같은 14+에 3분기 정도 앞당겨 발표됐습니다. 지금이라면 선택지가 14+밖에 없습니다.
8세대 코어 라인업의 특징은 최대 40%의 성능 향상입니다. 제조 공정이 같은데 어떻게 성능을 올렸을가요? 인텔의 답은 CPU 코어 수를 늘리는 것입니다. 원래 2코어였던 U 시리즈가 4개의 코어가 되면서 성능이 올랐습니다. 이번 발표엔 포함되지 않았지만 4코였던 메인스트림 고성능 CPU는 6코어가 될 전망입니다.
40%의 성능 향상
코어 수의 증가, 설계, 제조 공정의 조합으로 성능 향상
4개 모델이 전부 4코어
인텔이 이 타이밍에 CPU 코어 수를 늘릴 수 있었던 건 생산의 변화 덕분입니다. 14nm 공정이 많이 성숙되면서 코어 수가 늘어나 다이 크기가 커져도 비용에 미치는 영향이 줄어듭니다. 또 PC용 CPU의 다이 영역이 계속해서 줄어들면서 다이를 늘릴 여유가 있습니다. 거기에 인텔 생산 공정의 용량도 넉넉하기에 생산량을 채우기 위해서라도 다이를 늘릴법도 합니다.
10nm 공정의 캐논 레이크는?
이번 8세대 코어의 발표에서 의문점은 인텔 차세대 CPU인 캐논레이크의 스케줄입니다. 인텔 CPU는 캐논레이크에서 겨우 10nm 공정이 됩니다. 캐논레이크는 원래 작년에 등장했어야 합니다. 그러나 지금 전망으론 올해 4분기에 일부가 나오고 본격적인 출시는 내년이 될 전망입니다. 인텔의 10nm 칩은 계속 뒤로 밀리고 있습니다.
예전이라면 인텔의 신형 프로세스 칩이 출시가 지연된다고 했을 때 공정 수율을 먼저 의심했을 것입니다. 원래 제조 공정이 미세화하면 칩의 다이 면적이 작아져 생산 비용이 그만큼 줄었습니다. 따라서 미세화가 가능하다면 바로 하는 게 이득이었습니다. 그러니 미세화하지 않는다면 제조 부문에 문제가 있다는 소리였습니다.
그런데 지금의 프로세스 기술에선 그렇게 이야기가 간단하지 않습니다. 미세화 준비를 마쳐도 최신 공정으로 제품을 이동시키지 않겠다는 판단이 설 수 있습니다. 또 프로세스가 준비되도 칩의 물리 설계에 시간이 걸릴 수도 있습니다.
이런 현상의 가장 큰 이유는 생산 비용입니다. 현재의 공정 기술은 매우 복잡해져 미세화를 거듭할수록 웨이퍼 처리 비용이 늘어납니다. 노광 공정이 복잡해 마스크 수나 공정 수가 늘어난다는 점이 큽니다. 특히 16/14nm 이후 제조 비용은 급증하고 있습니다. 마스크수가 늘어나면 수율을 높이는데도 시간이 걸립니다. 즉 제조 공정의 성숙에도 전보다 시간이 걸릴 수 있습니다.
인텔도 최신 공정에서 비용이 늘어나고 있음을 인정하고 있으며, 이는 업계 전체의 트렌드이기도 합니다. 이런 상황이기에 칩의 설계공정을 미세화해봤자 다이 크기는 작아져도 제조 비용에선 이득을 보지 못하게 됩니다. 지금까지는 최신 공정을 쓸 수 있다면 바로 도입하는 것이 이득이었으나 지금글 그렇지 않습니다.
반도체 장비 제조사인 ASML이 각 공정 패터닝의 복잡도를 비교한 이미지. 10nm의 복잡도가 매우 높을 뿐만 아니라, 인텔의 10nm는위 이미지의 7nm에 가까운 수준으로 복잡합니다.
인텔 투자자 회의에서 공개한 슬라이드. 중앙이 웨이퍼 면적당 제조 비용으로 점점 더 크게 상승 중입니다.
회로 설계 미세화를 가속하는 인텔
그러나 인텔의 슬라이드를 보면 웨이퍼 면적 당 비용이 늘어나도, 트랜지스터 제조 비용은 계속 줄어들고 있습니다. 그것은 인텔이 더 많은 트랜지스터를 칩에 넣을 수 있어서입니다. 일반적으로는 1세대의 공정을 미세화했을 때 2배의 트랜지스터를 같은 크기의 다이에 넣을 수 있습니다. 그러나 인텔은 14nm에서 10nm로 오면서 밀도를 2.7배 높였습니다. 어떻게 이것이 가능할까요?
14nm에서 10nm로의 전환은 3년이 걸리지만, 그만큼 트랜지스터 밀도도 증가
트랜지스터 면적을 가늠하는 CPP(Contacted Poly Pitch) × MMP (Minimum Metal Pitch), 즉 게이트 간격과 최소 배선 간격의 곱을 보면, 인텔의 14nm 공정은 70 × 52nm, 10nm 공정은 54 × 36nm로 면적 비율이 53%, 약 절반 수준밖에 줄어들지 않았습니다. 그런데 어떻게 3배의 트랜지스터를 넣을 수 있는 것일까요?
인텔의 10nm 프로세스
인텔은 셀 라이브러리의 회로 설계를 개선해 칩 면적당 트랜지스터 수를 늘렸습니다. 파워 레일을 제거하거나 더미 게이트를 싱글로 구성하는 식입니다. 또 트랜지스터 핀 수를 최적화했습니다. 이렇게 칩의 물리 설계를 최적화하고 검증하는데엔 많은 시간이 걸립니다.
인텔 셀 라이브러리 회로 설계 연구
공정 미세화에선 전력 밀도와 다크 실리콘도 문제가 됩니다. 트랜지스터의 전력 소비가 미세화에 맞춰 줄어들지 않으면, 전력 밀도가 높아져 칩의 활성화 면적이 제한됩니다. 그래서 인텔을 비롯한 여러 반도체 제조사는 프로세스 미세화에서 성능 향상보다 전력 절감에 초점을 맞춰 개발하고 있습니다.
제조 공정 미세화는 성능/클럭 향상으로 연결됐습니다. 그러나 지금은 새로운 공정 개발이 전력 절감에 맞춰져 있기에 미세화할수록성능이 반드시 향상되는 것은 아닙니다. 인텔의 제조 공정에선 트랜지스터 당 성능이 10nm보다 오히려 14++ 쪽이 더 높아진다는 것입니다. 즉 성능에서도 미세화의 의미가 줄어듭니다.
프로세스별 성능과 전력 예측
이러한 기술 배경이 있기에 인텔에게 있어 공정 미세화에 주력할 의미가 훨씬 줄어들게 됩니다. 즉 지금의 제조 공정 기술로는 10nm캐논레이크를 서둘러도 별 재미를 보지 못합니다. 로드맵에선 캐논레이크가 14nm 커피레이크와 공존하게 되는데 그 이유 역시 여기에 있습니다.
다른 파운드리와 공정 기술의 차이
하지만 다른 반도체 제조사는 올해부터 10nm 칩을 순조롭게 내놓을 것처럼 보입니다. 삼성과 TSMC는 이미 10nm 칩을 만들었으며, 다음달에 나올 차세대 아이폰도 TSMC의 10nm 공정으로 알려져 있습니다. 10nm 공정을 생략하는 글로벌 파운드리를 제외하면 10nm 제품의 출시는 나름 순조롭게 진행 중이며, 인텔이 뒤쳐진 것으로 보입니다.
삼성의 10nm는 학회에서 발표한 수치인데 실제로는 이보다 크다는 보고서도 있습니다. 삼성과 글로벌 파운드리의 EUV 버전 7nm는 IBM과 공동 발표한 것으로 실제 제품과 차이가 있을 수 있습니다.
이것은 인텔과 다른 파운드리가 프로세스 노드 이름과 크기에 상당한 차이가 있기 때문입니다. 간단히 말하면 인텔 공정이 더 크기가 작고 만들기 어렵습니다. 이를 비교하면 위 그린대로인데, 파운드리 업체의 20nm는 인텔의 22nm와 14nm 사이 크기입니다. 그런데 16/14nm에선 달라집니다. 파운드리의 10nm는 인텔의 14nm와 10nm 사이가 됩니다. 이 그림을 단순하게 표현하면 이렇게 됩니다.
7nm 이후의 추정
인텔의 10nm는 다른 파운드리의 비 EUV 버전 7nm 공정 수준의 크기를 지녀 그만큼 시작하기 어렵습니다. 오히려 인텔은 파운드리보다 앞서나가고 있습니다. 인텔은 크기를 각각의 세대마다 절반으로 줄이고, 인텔의 노드 숫자는 크기 비율에 딱 맞춰 붙여지곤 합니다.
현재 인텔 외에 다른 파운드리는 프로세스 크기 축소를 어느 정도 느슨하게 잡아서 겉으로 드러나는 프로세스 미세화가 매우 빨라진 것처럼 숫자를 붙였습니다. 파운드리의 7nm는 액침 버전과 EUV의 두가지가 있습니다. 여기에서 미세화 단계가 하나 늘어납니다. EUV를 사용한 제조는 시험 생산이 내년, 양산이 2019년입니다.
7nm 이후의 인텔 공정 계획은 현재 드러나지 않았습니다.
이렇게 보면 인텔의 10nm 공정 세대는 오랬동안 지속될 것으로 예측됩니다. 캐논레이크의 다음인 아이스레이크도 준비됐지만, 각각의 제조 공정마다 3~4세대의 CPU가 거쳐가는 것이 앞으로 인텔의 트렌드가 될 것입니다.
메모리 모듈의 SPD 데이터
칼토로스
