GAA 근간이되는 epitaxy 공정은 10년전에도 연구되고 있었음.
문제의 핵심은 수율에 대한 재료학적으로 나쁜 변수가 많음
또한 Epitaxy 공정을 하기위해선 공정속도를 생각보다 많이 낮춰야함.
20년 넘게 연구되서 이제서 GAN를 200미리에서 양산하지만
GAN의 epitaxy 를 결점을 줄이기위해 희생되는 레이어는 거진 마이크로 단위임.
왜? 에칭시 Lattice에 대한 치명률이나 lattice mismatch에 대한 공정 안정성을 얻기 힘듬.
lattice가 얇을수록 strained si처럼 주변의 결정구조에 따른 전기적 영향성이나 공정안정성의 취약도도 올라감..
그만큼 epitaxy공정의 양산수율이나 양산 안정도 defect제어가 엄청 어려움..
기존 반도체 제조회사들은 똑같은 prime 이상의 Si wafer라도 wafer제조사별로 수율이 다르게 나온다는걸 알고 비싼 일본wafer를 선호함..
왜? 엔지니어는 신이 아니니까.. 잘 가공된 보석이 가공시 안정성도 높으니까..
도대체 마케팅 자료만 보고 한쪽얘기만 듣는 이유가?
GAA는 멀티레이어인데 EUV보다 에칭시 공정 문제가 심각할수 있음.
이미 amat이랑 lam 에서 부터 공정기초 연구 진행중..
IMEC에서는 GAA의 응용성을 어떻게든 늘리기위해 CFET을 연구진행중임.
(낸드는 a-si 니까 100단,200단 높이 쌓으면 이득봄.. GAA는 누은거 세운거밖에 안되서 제조사 이득 적음)
5nm 이하부터는 기술이아닌 예술단계로 제조공정이 어려워지는데.. 님글만 보면 너무 쉬워보이네요
경영자 발표내용만 보고 아는척하기보단 공학적 사실들에 더 귀기울였으면

TSMC 수율 걱정하기엔 삼파는.. ㅎㅎ 삼파는 절대적 캐파도 부족해요.

삼성만 해도 과거엔 LPP LPE 등 종류도 많았는데 요즘은 그런 것도 없으니까 개선도 안되고 고통받고 있어 보이긴 하더라고요.

쉬운공정이 아닌가보네요

어 그니까 더 뛰어난 실력의 외계인 납치를 해야한다는게 맞죠!?

반도체 공급 부족이라길래 가격 올려받으면 되는거 아닌가 싶은데 그런것도 아닌가 보네요...
TSMC 5나노 고객이 현재는 거의 애플이라 그런가...

TSMC는 3나노도 핀펫 쓸텐데 그땐 어떻게 할 지 궁금하네요.

디지타임즈가 삼전까는소식 보니 그럴싸하군요..

작년부터 쏟아졌던 160억개의 트렌지스터가 들어간 M1이나 120억개의 트렌지스터가 들어갸 A14칩은 이미 5nm공정 같은데요.