그다지 깊은 분석은 아니라 일반 카테고리로 작성하였습니다.

 

전에 사파이어 래피즈 다이를 유출한 바 있는 (링크: https://gigglehd.com/gg/9985551) 중국 bilibili의 Yuuki-Ans라는 사람이 이번에는 코어의 대략적인 형체를 확인할 수 있는 비교적 고화질의 사진을 업로드했습니다. 다소 흐릿하지만 다이의 각 요소가 꽤 자세히 나와 있어 다소 생각해 볼 여지가 있었습니다.

 

사파이어 래피즈의 다이샷입니다. (출처는 글 맨 위에 참고/링크의 트위터 링크입니다.) 면적은 477mm² 정도 된다고 합니다. 비교용으로 축척을 맞춘 아이스레이크 제온 코어 타일을 옆에 둬 봤습니다. (참고: 아이스레이크 HCC[28코어] 다이 면적 496mm², XCC[40코어] 다이 면적 630mm²)

 

코어 타일의 면적이 70% 가까이 증가했습니다. 젠3 코어의 면적을 생각해 봤을 때 다소 처참해 보입니다.

 

 

10-way L2 캐시처럼 생긴 부분 옆에 추가적으로 뭔가 더 붙어 있는 듯한데 스카이레이크/서니 코브처럼 서버용 코어에서 데탑/노트북용 코어의 L2 캐시를 확장하는 모듈 설계를 택한 것으로 보입니다.

스카이레이크에서 256KB L2의 associativity를 4-way(하스웰/브로드웰: 8-way)로 줄인 이유가 서버용 코어의 L2 1MB 16-way에 맞춰 모듈식으로 파생할 수 있게 하기 위해서라는데, 알더레이크에 들어가는 골든 코브에서 1.25MB L2 캐시의 associativity를 전작 윌로우 코브의 20-way에서 반토막낸 10-way로 둔 것도 코어당 대략 2MB, 16-way 정도 L2 캐시를 탑재하는 서버용 설계를 염두에 두고 파생을 용이하게 하기 위해 줄였을 수도 있을 것 같습니다. (알더레이크 대비 확장된 L2 캐시 구성은 단순 추측입니다.) 정확한 내용은 올 8월 말 사파이어 래피즈 관련 핫칩스 발표를 기다려 봐야 할 것 같네요.

또 L3 캐시로 추정되는 부분의 면적도 증가한 것으로 보입니다.

 

단순 코어 면적 증가는 루머상 IPC 향상폭의 제곱(*폴락의 법칙) 수준으로 보이는데 아무래도 캐시 증가가 코어 타일 면적 증가에 상당 부분 기여한 것 같아 보이네요.

 

언코어부 면적도 꽤 늘었는데 로켓레이크에서 PCIe 4.0 도입으로 언코어 면적이 늘었던 것과 비슷한 경우로 보입니다. 루머상으로 인텔이 올해 하반기 LGA1700 소켓 알더레이크에서 PCIe 5.0을 도입하는데 비해 AMD는 AM5 소켓 라파엘에서 PCIe 4.0을 유지한다는데... PCIe 5.0 면적과 무관하지는 않아 보입니다.

 

또 EMIB 면적도 작지 않아 보이네요. IFOP보다 EMIB이 고밀도인 걸로 알고 있는데 다이간 연결 대역폭을 많이 늘린 것으로 보입니다. 핫칩스 발표에서 세부 사항이 나왔으면 좋겠습니다.

 

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전반적으로 면적이 많이 늘었는데 전력 소모가 걱정됩니다...