기글 하드웨어 뉴스 리포트

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Wide I/O 2에서 HBM, 차세대 메모리가 나온 Memcon 2012

이 사진의 유래는 여길 참고하세요 http://gigglehd.com/zbxe/12177721

http://gigglehd.com/zbxe/8501042

2012.09.28 09:49:36

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출처: :	http://pc.watch.impress.co.jp/docs/colum...61444.html

PC의 메모리 대역을 빠르게 따라잡는 스마트폰과 태블릿

드디어 스마트폰과 태블릿의 메모리 대역이 PC와 동급이 됩니다. 그것도 보급형 PC가 아니라 메인스트림에서 하이엔드 급의 PC 메모리 대역이 모바일에도 도입됩니다. 맹렬한 기세로 진화하는 모바일 메모리는 드디어 데스크탑 메모리를 따라잡기 시작했습니다다. 전력 소비를 억제한 채로 말입니다.

스마트폰이나 태블릿 메모리는 종류를 늘리면서 빠르게 진화하고 있기 때문에 상당히 복잡합니다. 현재는 LPDDR에서 LPDDR2로 주류가 옮겨가고 있지만 앞으로는 DDR3 급의 LPDDR3와 초 광대역 Wide I/O가 등장하며, PC용 DDR3의 저전압 버전인 DDR3L도 이 시장에 들어옵니다. 게다가 LPDDR3의 후속작인 LPDDR4와 Wide I/O의 후속작 Wide I/O 2도 2015년 이후에 등장합니다.

한편 그래픽이나 고성능 컴퓨팅에 적합한 새 메모리, HBM(High Bandwidth Memory)의 개발도 빨라지고 있습니다. HBM은 Wide I/O와 같은 종류의 기술을 사용하지만 낮은 소비 전력에 맞춘 Wide I/O와 다르게 성능에 최적화했습니다. 1세대의 HBM은 칩 한개가 1 Tera-bit/sec 클래스의 메모리 대역, 2세대는 2 Tera-bit/sec 클래스의 메모리 대역을 목표로 합니다. Wide I/O와 HBM은 모두 적층 타입의 메모리지만 당장은 CPU나 SoC를 직접 적층하진 않고 TSV(Through Silicon Via) 인터포저를 써서 CPU나 SoC와 같이 패키징하는 방법이 주류가 될 것입니다.

HBM의 등장으로 그래픽이나 HPC(High Performance Computing) 서버의 메모리 대역이 크게 늘어납니다. TSV 인터포저를 써서 4개의 다이를 GPU나 CPU에 접속하면 500GB/sec〜1TB/sec의 초광대역 메모리를 실현하기 때문입니다. 단, 탑재 용량 확대가 쉬운 모듈 기반 메모리 솔루션으로서 DDR4도 같이 남습니다. 이 외에 JEDEC 규격은 아니지만 마이크론이 추진하는 TSV 기술을 쓴 메모리 기술 Hybrid Memory Cube(HMC)도 있어, DRAM 인터페이스 기술은 단번에 다양화 시대를 맞이했습니다.

DRAM은 오랜 세월동안 한 가지 종류의 DRAM만 시장을 지배하는 one size fits all의 세계였습니다. 그러나 현재 흐름은 DDR4에 집약하는 것이 아니라 용도마다 다른 DRAM 기술을 쓰는 다양화 방향으로 급속히 향하고 있다. 이런 움직임은 한가지 종류만 모든 제조사가 만들면서 생기게 되는 DRAM의 가격 경쟁과 가격하락을 막는 방법이기도 합니다. 앞으로 DRAM 다양화시대에선 지금까지와 비교해서 DRAM의 가격이 상대적으로 비싸고 제조사는 장수하기 쉬우며 사용자는 DRAM 부담이 큰 상황이 될 수 있습니다. 또 DRAM의 공정 미세화가 어려워지고, 새로운 불휘발성 메모리로 교체될 경우, 새 메모리가 가장 자신있는 분야에서 대체하기 때문에 메모리 기술 교대는 보다 부드러워집니다.

모바일 메모리의 다급한 교체를 소개한 Memcon

이런 DRAM 인터페이스 기술의 약진을 메모리 디바이스 컨퍼런스 Memcon 2012에서 볼 수 있었습니다. 미국 산타 클라라에서 9월 18일에 열린 Memcon은 Cadence Design Systems가 주최하는 메모리 기술의 컨퍼런스입니다. 원래는 Denali Software의 컨퍼런스이었지만 2010년에 Denali가 Cadence에 2010년에 인수되면서 Cadence의 컨퍼런스의 일부로 개최되기도 했었습니다. 하지만 이번에는 독립된 컨퍼런스로 부활, 다양한 메모리 솔루션을 공개했습니다.

Memcon에서 DRAM의 미래 기술을 해설한 사람은 Cadence의 Marc Greenberg씨 (Director, Product Marketing)입니다. Greenberg씨는 LPDDR3 and Wide-IO DRAM: Interface Changes that Give PC-Like Memory Performance to Mobile Devices라는 제목의 기술 강연에서 모바일을 중심으로 한 최신 DRAM 규격의 동향을 설명했습니다.

Greenberg씨는 우선 PC 메모리 성능이 어느 정도의 메모리 대역을 의미하는 것일지를 설명했습니다. 64-bit로 800Mtps, 256-bit로 1, 600Mtps까지 존재하는 PC계열 디바이스의 메모리 대역을 정리했습니다. 기존 모바일 디바이스도 슬림형 노트북 PC의 메모리 대역을 거의 따라잡았음을 설명했습니다.

PC 메모리의 성능

PC 메모리의 라인업

PC에 근접하는 모바일의 메모리 통신량 수요

차세대 태블릿이나 스마트폰의 메모리 대역

그리고 Greenberg씨는 차세대 LPDDR3이 2013〜2015년에는 보급형 수준의 데스크탑 대역까지 커버한다고 설명했습니다. 게다가 2015년 이후에는 차세대 LPDDR4(그림에서는 DDR-3200)로 더 상위 메모리 대역까지 침투한다고 공개했습니다. 또 놀란 것으로는 PC용 DDR3의 저전압 버전 DDR3L도 이 메모리 대역에 맞춰 모바일 디바이스에 보급할 수도 있다고 합니다.

저전력 메모리의 통신 용량

저전력 메모리의 진화

LPDDR과 DDR 계열의 큰 차이는 동작 전압을 줄였을 뿐만 아니라 절전 기능을 더해 I/O capacitance를 낮추고, CPU가 대기 상태일 경우 셀프 리프레시 전력을 줄였다는 점에 있습니다. 그 때문에 대기 전력은 DDR3L과 LPDDR3이 크게 차이가 납니다. 또 LPDDR은 모바일에서 SoC(System on a Chip)에 적층하는 Package-on-Package (PoP)에서 쓰는 쪽이 많습니다. 대부분의 모바일 SoC가 PoP 옵션을 제공하며 인텔도 Medfield에서 PoP를 썼습니다. LPDDR2은 원래 800Mtps까지였지만 지금은 1066Mtps가 나오고 있습니다. 인터페이스의 구성은 x16 또는 x32 입니다.

저전력 DRAM의 특징

LPDDR과 DDR3L의 비교

PoP LPDDR2와 LPDDR3

PoP 패키지의 메모리

이런 차이 때문에 모바일 기기 시장에서는 아무리 값이 싸도 DDR3L이 주류가 되긴 어렵습니다. LPDDR 계열 메모리는 현재의 LPDDR2에서 차세대 LPDDR3로 바뀌고 있습니다. LPDDR3은 스마트폰이나 태블릿에서 LPDDR 계열 메모리에의 성능 향상 요구가 높아지면서 갑작스럽게 책정됐습니다. LPDDR2에 온 다이 터미네이터를 추가하고 I/O capacitance를 줄이고 새로운 인터페이스 트레이닝 모드를 넣었습니다. LPDDR3의 목표 전송율은 1,600Mtps며 앞으로 2,133Mtps 까지 확장도 계획 중입니다.

LPDDR2에서 LPDDR3로 전환

LPDDR2와 LPDDR3의 비교

낮은 소비 전력에서 장점이 있는 Wide I/O

모바일 DRAM은 LPDDR 계열 패러럴 메모리 외에도, 인터페이스를 512비트로 늘린 Wide I/O를 도입합니다. Wide I/O는 3D 다이 적층 기술을 써서 모바일 용 SOC 칩 위에 DRAM 칩을 포개는 것을 상정해 책정했습니다. 512-bit의 넓은 메모리 인터페이스에서 12.8GB/sec 이상의 넓은 대역을 실현합니다.

Wide I/O와 LPDDR3의 대역은 비슷합니다. 그러나 Wide I/O는 LPDDR3 보다 낮은 600mW 정도(메모리 컨트롤러와 DRAM)의 소비 전력으로 12.8GB/sec의 대역을 실현하며 PoP와 비교하면 패키지 크기도 줄일 수 있습니다.

Wide I/O와 LPDDR3의 비교

Wide I/O의 위치

지금까지의 반도체 다이는 겉 부분의 상단에만 접속 단자를 배치할 수 있었습니다. 그러나 실리콘 기판에 구멍을 뚫고 세로 방향 배선인 Via를 통과시키는 TSV 기술을 사용하면 뒷면에도 단자를 배치할 수 있게 됩니다. 실리콘 기판에 금속층을 생성하고 TSV에서 실리콘 기판에 통과시킨 Via를 통해 상단 금속층과 접속하기 때문입니다. 다이의 안/밖 양면에 단자를 배치할 수 있다면 다이를 포개 마이크로 범프의 단자를 접속하는 것으로 보다 쉽게 다이를 적층할 수 있습니다.

다이를 적층하는 다른 방법인 와이어 본딩과 비교하면 TSV의 핀 수가 훨씬 더 ㅁ낳습니다. 배선도 짧아지고 광대역과 낮은 소비 전력도 구현하기 쉽습니다. TSV와 마이크로 범프를 쓰는 다이 스택에선 다이 사이를 최대 몇 천핀이나 되는 여러 단자를 써서 연결해 지금까지 없었던 광대역 인터페이스를 실현합니다.

TSV의 장점

와이어 본딩과 TSV

TSV의 기본

그 댓가는 돈입니다. 2장 이상의 Wide I/O 적층에는 새로운 TSV(Through Silicon Via) 기술이 필요하기 때문에 돈이 많이 듭니다. Wide I/O DRAM칩 자체도 LPDDR3와 비교하면 다이 오버헤드(다이 크기의 거대화)가 어느 정도 있습니다. 그 때문에 칩 단가를 줄이려면(듀얼 채널은 2칩 이상이 필요) 하위 호환성이 쉬운 LPDDR 계열과 Wide I/O는 모두 남아 있을 것입니다. 재밌는 건 I/O 핀을 칩의 테두리에 배치해야 하는 기존 메모리와 다르게, Wide I/O는 칩 중앙에 마이크로 범프 핀을 배치해 칩 내부의 배선 거리가 짧아진다는 장점이 있습니다.

LPDDR3와 Wide I/O의 TSV 기술

Wide I/O의 컨트롤러

Wide I/O의 해결해야 할 점

Wide I/O의 해결해야 할 점 2

Wide I/O의 메모리 컨트롤러 배치

LPDDR3와 Wide I/O의 비교

Wide I/O의 생태계

SoC의 메모리 컨트롤러 배치

2.5D 솔루션으로 시작하는 Wide I/O 계열 메모리

또 Wide I/O의 구현에서는 중간 단계로 2.5D가 지지를 받고 있습니다. TSV를 써서 로직 칩에 DRAM을 3D 스택하는 것이 아니라 TSV를 사용한 실리콘 인터포저를 통해 로직 칩과 DRAM을 접속하는 방법이다. 이 방법이라면 로직 칩에 TSV 구멍을 뚫지 않아도 되서 CPU나 GPU 제조사가 도입하기 쉽습니다.

Wide I/O의 구현

실리콘 인터포저를 쓰는 구현

실리콘 인터포저의 구현

실리콘 인터포저는 위 그림처럼 TSV에 의한 Via를 열 수 있도록 배선된 실리콘 칩입니다. 인터포저 위로 CPU나 GPU등 로직 칩과 DRAM 칩을 싣습니다. 양쪽 모두 인터포저와는 마이크로 범프로 연결합니다. DRAM을 스택할 때는 TSV에서 스택합니다. 인터포저 자체는 일반적인 범프로 기판과 연결합니다. 아래 Greenberg씨의 차트에 나온대로 인터포저를 썼을 경우에도 TSV의 장점을 많이 누릴 수 있습니다.

인터포저의 장점

Wide I/O는 속도를 더 높인 Wide I/O 2가 바로 뒤에 나옵니다. Wide I/O 2의 스펙은 현재 논의 중이지만 원래는 Wide I/O의 2배인 266Mtps의 전송율로 34.1GB/sec의 메모리 대역을 목표로 삼고 있었습니다. 현재는 4배속으로 68.3GB/sec의 대역을 시야에 넣고 있습니다. Wide I/O계열과 LPDDR계를 조합시킨 메모리의 전망은 이렇습니다.

Wide I/O 계열과 LPDDR 계열의 장래

샘플 칩을 개발중인 HBM

Memcon 세션에서 Greenberg씨는 Wide I/O와 비슷한 기술을 사용한 고성능 광대역 메모리 기술 HBM(High Bandwidth Memory)에 대해서도 설명했습니다. 아래는 기존의 와이드 인터페이스 메모리 기술의 로드맵이다. 이것은 5월의 JEDEC 컨퍼런스에서 Greenberg씨가 공개했던 슬라이드와 거의 같습니다. 아래 2개가 모바일용 Wide I/O, 위 2개가 그래픽스&고성능 컴퓨터의 HBM입니다.

와이드 인터페이스 메모리 기술의 로드맵

비 모바일 분야에서는 HBM을 이용

HBM는 1Tbps(136GB/sec) 클래스와 2Tbps(273GB/sec) 클래스의 2가지 스펙이 있습니다. 아직 스펙은 논의 중이며 결정된 것은 아닙니다. 예를 들면 이 그림에선 1Tbps의 HBM이 512-bit 인터페이스로 2,133Mtps의 전송율이 됐지만, 메모리 업계 관계자들은 1,024-bit 인터페이스로 하는 방향으로 기울어졌습니다. 이것은 2Tbps HBM에서 1,024-bit가 필요하다고 보기 때문에, 친화성을 갖추기 위해 양쪽 규격을 모두 1,024-bit로 맞추려는 움직임인 것입니다.

HBM은 TSV 인터포저에 의한 2.5D 스택에 초점을 맞춰 책정 중입니다. TSV에 의한 3D 스택도 가능하지만, 고성능 프로세서는 발열이 많기 때문에 DRAM의 3D 스택은 어려울 것으로 보여집니다. HBM은 GDDR5를 대체하지만, 시장은 기존 GDDR 계열 메모리 영역에서 확장될 것으로 기대됩니다. 그래픽의 경우 GPU에 4개의 HBM을 TSV 인터포저에 넣으면 1TB/sec 클래스의 초광대역 메모리를 실현하게 됩니다.

HBM은 공식 발표가 되지 않았지만 업계의 움직임은 활발합니다. 메모리 업계 관계자들은 최소한 1개 회사가 내년 (2013년)에 샘플을 낼 것으로 보고 있습니다. 또한 이것은 양산 전의 샘플이 아니라 규격 책정에 맞춰 실제 테스트를 하기 위한 실리콘입니다. 그대로 제품에 이어지는 것은 아니지만 HBM으로 빠르게 방향이 움직이고 있는 건 확실합니다.

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