우여곡절이 있었던 차세대 메모리 「DDR4」의 모습이, 드디어 보였다. DDR4은 2012년에 등장하고, 2,133Mbps(2.133Gbps)로부터 4,266Mbps(4.266Gbps)의 전송 레이트를 목표로 한다고 한다. 고속화를 위해서, 종래의 multidrop 버스로부터 point-to-point 접속에 바꾼다. 1메모리 channel당의 메모리 탑재량이 감소하기 위해서, DDR4에서는 스위치 패브릭과, 스택DRAM을 추진할 전망이다.

DDR4의 추측

　DDR4에는, 종래의 DDR계 메모리 규격을 계승하는 부분과 다른 부분이 있다.

　DDR계 메모리는 세대마다 전세값의 배속에 시프트해 왔다. 지금까지 밝혀져 온 DDR4도, DDR3의 배의 전송 레이트가 된다. 단, DDR3이 위에 전송 레이트를 슬라이드시켰기 때문, DDR4도 슬라이드할 전망이다.

　지금까지 밝혀져 온 DDR4의 타겟 전송 레이트는, 1,600Mbps∼3,200Mbps이었다. 그러나, JEDEC의 중심인물의 1명인 Bill Gervasi(빌딩·【쟈봐시】)씨 (Computer Memory Technology Analyst/Chairman, JEDEC JC-45.3/45.5)에 의하면, 현실은 다른 것 같다. 7월에 Denali Software가 개최한 메모리 컨퍼런스 「MemCon 10」에서의 Gervasi씨의 프레젠테이션에 의하면, 실제의 전송 레이트는 2,133Mbps∼4,266Mbps에 슬라이드할 것이라고 한다.

　6월에 일본에서 개최된 「MemCon Tokyo 2010」에서도, 【엘피다메모리】가 2,133Mbps당이 DDR3과 DDR4의 경계가 된다고 설명하고 있었다. 2,133Mbps가 DDR4의 현실해라고 보여진다. DDR3은 1,866Mbps와 2,133Mbps의 스펙이 추가되기 때문, DDR 41,600Mbps의 시장성은, 데스크탑 컴퓨터&서버에서는 엷다고 보여진다.

Memcon 10에서의 로드 맵

【엘피다메모리】의 로드 맵

　PCI Express이상의 고전송 레이트를 목표로 하는 DDR4에서는, 종래의 DDR계 메모리와 topology를 바꾼다. 복수의 디바이스를 버스에 접속하는 multidrop 버스가 아니고, 메모리와 controller를 1대1로 맺는 point-to-point 접속을 전제로 규격화가 진척되어 있다고 말해지고 있다.

　multidrop 버스의 고속화의 한계는 이전부터 지적되고 있어, DDR3도 규격화의 초기의 단계에서는 point-to-point이었다. multidrop 버스상의 stub(stub)로부터의 반사가, 고전송 레이트의 장해가 되기 때문이다. DDR4에서는, 4,000Mbps(4Gbps)을 목표로 하기 위해서, point-to-point에 단행하지 않을 수 없다고 보여진다.

●DDR4에서는 point-to-point 접속에 이행인가

　point-to-point 접속을 위해서 DDR4에서는, 1메모리 channel당 1 DIMM에 제한된다. 1메모리 channel에 복수의 DIMM을 접속할 수 있지 않기 위해서 , channel당의 메모리 탑재량이 감소한다. 이것도, 이전부터 지적되어 있었던 고속화의 문제점으로, DDR4은 2개의 해결 방법이 제안되어 있다라고 한다.

　1개는, 하이엔드 서버에서는 전통적인 스위치 패브릭을 사용하는 수법. 메모리 스위치에 의해, 실질적인 메모리 channel을 늘린다. 덧붙이자면, DIMM위로 buffer를 태운 FB-DIMM은, 원래는 DDR3이 point-to-point에서 메모리 탑재량이 제한되기 때문에 만들어진 규격이었다 (FB-DIMM에서는 buffer간을 daisy chain에서 잇는 것으로 1channel당의 DIMM수를 늘린다). 이 종류의 수법의 난점은, 시스템 코스트가 높아지는 것이다.

　DDR4로 검토되어 있는 또 하나의 방법은, DRAM다이(반도체본체)을 적층화하는 것으로, 1 DRAM팁당의 메모리 용량을 비교적 저비용에 늘리는 수법이다. DDR4의 스택DRAM은, 실리콘 관통 비어(TSV:Through Silicon Via)기술에 의해 4∼8장의 DRAM다이(반도체본체)을 스택하고, one-chip의 대용량화를 도모한다. DDR4에서는, 이 TSV베이스의 스택DRAM도 규격화가 진척되어 있다라고 한다.

　스위치에 의해 메모리 channel을 늘릴 것인가, 스택DRAM에서 1 DIMM당의 메모리량을 늘릴 것인가,혹은 그 조합으로 할 것인가? DDR4에서는, 양방향으로부터의 어프로치로, point-to-point 접속의 약점을 커버할 생각인 것 같다.

　DDR4에서는 최고 4,266Mbps를 목표로 한다로 여겨지고 있다. 높은 전송 레이트는, 소비 전력의 증가를 초대한다. 그 때문에, DDR4에서는 DDR3과 같이 구동 전압을 내린 버젼을 준비할 전망이다. DDR4은 1.2V로 스타트하는 것이 이전부터 밝혀져 있었지만, 1.1V의 저전압판이 검토되고 있어, 1.05V도 논의되어 있는 것 같다. 가장, 전압은 전송 레이트의 향상을 커버해 끊어질 만큼은 스케일다운(scale down) 하지 않는다. 그 때문에, 저전압화해도 전력은 있는 정도 올라버리지만, 대역당의 전력 소비에서는 전세값보다 단연 유리가 된다.

　DDR4의 실제의 제품 때의 스펙은, 아직 어떻게 될지 모른다. 그러나, 방향성은 명료해서, DDR계 메모리의 계승을 하면서, 고속화를 위해서 한 걸음 내디딘 컨셉이 되고 있다.

DDR4의 topology

서버대상 DDR4의 예상

서버에 있어서의 실리콘 관통 비어의 예

●DDR메모리의 배들의 고속화를 유지

　DDR4의 책정은, 길게（오래） 복잡한 도정을 경과해 왔다. 한때는, 종래형의 【싱글 엔 데드】신호의 와이드 버스의 DDR4과는 달리, 디퍼렌셜(differential) 신호의 내로 버스의 DDR4을 평행한다고 하는 안도 나왔다. 【싱글 엔 데드】판DDR4이 1,600∼3,200Mbps를, 디퍼렌셜(differential) 판DDR4이 3,200∼6,400Mbps의 전송 레이트를 실현된다고 하는 플랜이었다.

　그러나, 2009년에는 DDR3의 연장으로 배속화한다고 하는 방향에 정리되고, 드디어 제품화를 향해서 나아가기 시작한 것 같다. 현재의 예정에서는 스펙의 완성이 2011년, 제품도입이 2012년이 되고 있다. 그러나, 실제의 DDR4에의 이행은, DDR3같음에 상당히 뒤에 늦어지는 가능성이 높다. Gervasi씨는 이행이 2015년이라고 예상하고 있어, DDR2→DDR3의 이행으로부터 5년 걸리면 밟고 있는 것 같다.

　전송 레이트는 실질은 2,133Mbps∼4,266Mbps. 이것은, memory cell측의 퍼포먼스와의 대비를 생각해도 타당하다. DRAM인터페이스의 전송 레이트는, memory cell에의 액세스 속도에 제약되기 때문이다.

　현재의 고속DRAM은, 내부 memory cell에의 액세스 「Prefetch」수법을 사용하는 것으로, 메모리 코어와 인터페이스의 속도의 갭을 메우고 있다. DDR3은 Prefetch8테크닉을 사용하고, 8n비트의 데이타를 1클록으로 읽고 쓰는 것으로, 메모리 코어의 4배의 버스 전송 레이트를 가능하게 하고 있다.

　그 때문에, DDR4이 Prefetch16의 memory cell 읽고 쓰기 아키텍처를 취한다면, 같은 memory cell 퍼포먼스에 대한 전송 레이트는 DDR3의 2배가 가능하게 된다. 즉, DDR 44,266Mbps는, DDR 32,133Mbps상당으로, DDR2-1066상당이라고 하게 된다. 전세값의 DRAM과의 속도의 오버랩이 생기기 위해서, 1개의 DRAM규격세대에서의 전송 레이트는, 시장성이 있는 제품에서는 2배의 스케일라 빌리터가 된다. 예를 들면, DDR3에서는 1,066Mbps∼2,133Mbps라고 하는 2배의 전송 레이트의 레인지가 제품으로서 통용력이 있는 속도가 된다. 필연적으로 후계의 DDR4은 2,133Mbps∼4,266Mbps가 범위가 된다.

　단, 고속판의 제품 비율이 올라가는 것은, 일반적으로 제조 프로세스 기술이 진보하고나서가 된다. 그 때문에, DRAM스펙도 단계적으로 전송 레이트가 오른다. DDR3의 표준 스펙에서는, 현재 1,600Mbps의 제품이 도입되고 있고, 2011년에 1,866Mbps(DDR3-1867)이, 2012년경을 목적에 2,133Mbps도 겹칠 전망이다. DDR4도 비슷 비슷한 단계를 경과한다고 보여진다.

DRAM셀과 I/O 클럭의 관계

메인 스트림 DRAM의 로드 맵

●저전압구동이 DDR4의 큰 과제

　DDR3의 고속화에 의한 큰 문제는 소비 전력이다. DDR4의 최고전송 레이트가 3,200Mbps로부터 4,266Mbps에 끌어 올릴 수 있으면, 소비 전력이 격증한다. Gervasi씨의 프레젠테이션에서는, PC-133 SDRAM의 소비 전력을 1로 했을 경우, DDR 43,200Mbps는 약 3배, DDR 44,266Mbps는 약 4배의 소비 전력이 된다고 한다. 그것에 대하고, DDR3계는, DDR 31,600Mbps(1.5V)로 약 2.5배, DDR 32,133Mbps(1.5V)로 3배이상. DDR4로 더욱 1단소비 전력이 들어버리는 것을 안다.

　DDR3의 경우는, 이 문제를 해결하기 위해서, 전송 레이트는 1단락 떨어지지만 구동 전압을 10% 절감한 1.35V 판을 추가했다. DDR4이라도 같은 수법이 검토되어 있는 것이 밝혀졌다. DDR4은 1.2V로 스타트하지만, 1.1V나 1.05V도 검토되어 있다.

　단, 저전압으로 고속구동시키기 위해서는, 프로세스 기술의 진보가 필요가 된다. MemCon Tokyo 2010로 【엘피다메모리】는, 1.2V로 DDR4의 퍼포먼스의 제품을 제조할 수 있게 되는 것은, 30nm대전반부터 20nm다이고(台後) 반의 프로세스 기술이 될 것이라고 설명하고 있었다. 덧붙이자면, 【엘피다】는 현재 45nm을 일으키고 있는 중에서, 30nm대는 Samsung Semiconductor가 연말에 일으킬 전망이다. 30nm대 전반부터 20nm대 후반의 프로세스에 이행이 진행하는 것은 2012년부터 2013년경. 프로세스 기술의 점에서도, DDR4시작의 스케줄과 일치한다.

DRAM기술의 이행 도

PC-133을 1로 한 소비 전력의 비교