● 메모리 속도 및 교환 DIMM 슬롯


차세대 상용 DRAM을 목표로 한 "DDR4".

 

DDR4는 현실적으로 2,133 Mbps (2.133Gbps)에서 4,266 Mbps (4.266Gbps)의 전송 속도로 성장할 전망이다.

고속화를 위해 기존의 멀티 드롭 버스에서 지점간 연결로 전환한다. 따라서 1 채널에 1 개의 DIMM 메모리 밖에 연결하지 못할 것으로 보인다.

 

높은 전송 속도화 함에 따라 DIMM 수가 감소하는 것은 필연적인 단점이다.

 

수 Gbps 범위의 인터페이스는 PCI Express에서 시작되어 모두 지점간 연결되어 있다. 버스의 스텁 (stub)의 반사에 의한 신호 품질의 열화가 인터페이스의 속도는 큰 장벽이 되기 때문이다.

 

1.jpg  

▲ DDR4 주요 사양

 

2.jpg

▲ DDR4의 전송 속도

 

 

하지만 메모리의 지점화는 클라이언트 PC 및 서버 각각에 큰 영향을 미친다. PC의 경우 DIMM 증설이 없다는 것이 문제이며, 서버의 경우, 채널 당 탑재 메모리 양을 제한하는 것이 문제가 된다. 메모리는 항상 하중이 문제가 되기 때문에, 포인트화에 따른 영향은 크다.

 

서버에서의 DDR4는 스위치 패브릭을 추진하여 스택 DRAM을 표준화하기 위한 대응이 될 전망이다. 전자의 클라이언트 PC는 당분간 DIMM을 교체하는 것 외에 메모리 확장 도로가 없을 것으로 추정된다.

 

JEDEC (미국 전자 공업회 EIA 기반으로 반도체 표준 협회)는 DDR4 스택 DRAM에서는 실리콘 관통 비아 (TSV : Through Silicon Via)를 사용하여 4 ~ 8 개의 다이 (반도체 본체)를 적층 방향을 검토하고 있다. TSV 의한 "싱글 로드 메모리 스택"에서 4G - bit DRAM 경우, DIMM 당 32GB 또는 64GB의 용량을 실현할 수 있다고 한다.

 

JEDEC의 Bill Gervasi 씨 (Computer Memory Technology Analyst / Chairman, JEDEC JC-45.3/45.5)는 TSV를 "Game Changer"라고 부르고 있었다. TSV가 상황을 바꾸어 버리는 요소라는 인식이다.

 

왜 TSV가 Game Changer 인가. 그것은 DRAM을 대역 기반의 방향으로 추진해 나간다는 것을 가능하게 하기 때문이다.

 

 

● 발목을 뗄 수 있는 TSV 스택 DRAM

 


메모리 속도 향상됨에 따라 메모리 슬롯과 Rank 수가 감소하고 있는 것은 이전부터 추세다.

 

사실, DDR 이후 슬롯과 Rank는 점차 감소 해왔다. 1 채널 당, 최대 4 개의 DIMM 슬롯에 각 2 Rank 지원했던 것이, 3 슬롯, 2 슬롯으로 줄었다. 아래는 엘피다 메모리가 2003 년 Platform Conference에서 설명한 차트, 고속화와 함께 슬롯 Ran가 감소될 것이라는 추세를 잘 알고 있었다.

 

3.jpg

▲ Rank 수의 감소

 

 

포인트 전환은 DDR3도 한때는 계획되었다. DDR3의 원래 계획은 엄격하게는 1 채널 당 1 DIMM 2 Rank 지원 예정이었다. 그것이 마지막 순간에 가능한 1 채널 당 2 DIMM (각 2 Rank)를 유지하게 되었다.

 

시스템 벤더 쪽에서 메모리 탑재 용량을 확보하고 싶다는 요청이 강했기 때문이라고 말한다. DDR3 고속 사양은 힘들다는 것은 알고 있었지만, 2 DIMM에서 시작하게 되었다.

 

그것은 서버의 최대 메모리 탑재량을 증가하는 것을 계속하는 채널 당 메모리 탑재량를 확대하는 것이 요구되고 있기 때문이다. 그런데 메모리 대역폭을 높이려고 하면 반대로 채널 당 메모리 탑재량은 줄일 것이다. 이 상반되는 요소가 지금까지 DRAM 속도의 큰 걸림돌이었다.

 

그러나 이 제한은 DIMM 당 메모리 용량이 제한되어 있기 때문에 발생하고 있다. 만약 TSV 의해 DRAM 다이를 적층하여 DIMM 당 메모리 용량을 늘릴 수있게 되면 제약 조건은 감소한다. 1 칩 4G - bit 아니라 8 다이 32G - bit하면, 싱글 다이 8 Rank 분, 즉 2 Rank DIMM에 4 개의 분 메모리 1 DIMM 지원이 가능하다.

 

4 ~ 8 다이 고급 적층 화가 실현되면, 1 채널에 여러 개의 DIMM을 꽂아 지점간 연결을 통해 메모리의 고속화에 주력할 수 있게 된다. 그래서 TSV가 Game Changer 가 된다고 하는 셈이다.

 

대안으로, 하이 엔드 서버는 전통적인 스위치 패브릭을 사용하는 방식도 있다. 메모리 스위치는 실제 메모리 채널을 늘리는 수법으로, 올해 (2010 년) 7 월 Denali Software 개최 메모리 컨퍼런스 "MemCon 10"의 Gervasi 씨의 프레젠테이션 "Time to Rethink DDR4" 에서 DDR4 세대 솔루션 예제로 지명되었다.

 

그러나 스위치 칩을 사용 방법은 시스템 비용이 커지므로 고객 측에서 싫어하는 경향이 강하다. 사실, AMD도 "G3MX"을 사용하는 아키텍처를 제안했지만, 고객의 요구가 없었다 (Intel 하이 엔드 서버 CPU는 FB - DIMM 인터페이스이기 때문에, DDR3 DIMM 연결 경우 스위치 칩을 사용하지 않을 수 없다). DDR4 세대에서, 스위치는 제한된 솔루션일 수 밖에 없을 것이다.

 

 

 

4.jpg

▲ DDR4 메모리 연결 방법

 

5.jpg

▲ 서버 솔루션에 연결하는 방법

 

 

● TSV는 더 많은 DRAM 적층화를 가능하게

 


JEDEC이 TSV의 DRAM 스택의 표준화를 추진하고 있다는 얘기는 작년 (2009 년)에 전해졌다.

 

MemCon 10에서 Hynix Semiconductor의 "Emerging DRAM Technology A 3D Perspective"라는 주제의 프레젠테이션에서는 JEDEC는 2012 년을 대상으로 TSV의 DDR4 세대 64GB DIMM을 표준화하고 있다.

 

서버용에서는 스택 DRAM은 이전부터 사용되고 있다. 그러나 기존의 다이스택은 적층 다이에서 배선은 와이어로 지휘하고 있었다. 와이어는 연결할 수 있는 커넥터 수를 제한하는 쪽으로 유선 속도 향상이 어렵다. 또한 적층 할 수 있는 다이 수가 제한된다.

 

반면, TSV에서는 다이의 실리콘 기판을 관통하는 구멍에 수직 배선을 할 수 있다. 따라서 핀 수를 늘리는 것이 비교적 간단하고 인터페이스를 신속하게 한다. 적층 할 수 있는 다이 수를 어느 정도 늘리는 것이 용이하다.

 

 

6.jpg

▲ DRAM 적층화

 

 

그러나, TSV는 새로운 기술이며, 아직도 대부분 양산을 시작하지 않았다. 2012 년이라는 대상이 TSV를 저렴한 비용으로 구축할 수 시간 여부가 될 것인가에는 물음표가 붙어 있다.

 

물론, TSV와 한마디로 말해서 TSV 직경 크기에 따라 기술에 큰 차이가 있다. 올해 (2010 년) 3 월에 열린 반도체 컨퍼런스 "ISQED 2010"연습 세션에서 IMEC은 TSV를 3 가지로 분류했다.

 

TSV의 직경이 100μm (마이크로 미터) ~ 10μm 큰 TSV 기술은 "3D WLP Bond - Pad"10μm ~ 2μm보다 나아 기술은 "3D SIC Global"2μm ~ 0.1μm의 극히 미세하게 TSV 기술 는 "3D SIC Intermediate" 이 중 가장 큰 수준의 3D WLP Bond - Pad 이미 생산 단계에 있으며, 3D SIC Global이 등장하고 있는 신생 기술, 가장 작은 3D SIC Intermediate는 아직 위험 단계에 있다고 설명했다.

 

Intel이 제시하고 있는, CPU에 메모리를 싣고 TSV 의해 1TB/sec 매우 광대역 연결과 논문에서 나온 CPU를 블록 분할하여 적층하는 등의 이야기는 TSV 크기가 미세해진 기술임을 전제로 하고 있다. JEDEC의 싱글 로드 메모리 스택 스팩은  DRAM끼리 4 ~ 8 층, DDR4 전송 속도에서 연결하는 것이다. I / O 패드로 TSV를 2012 년에 양산할 계획을 취하고 있는 것으로 보인다. 하지만 비용 측면도 포함, 아직 TSV의 싱글 로드 메모리 스택의 아이디어가 성공할지 여부는 잘 모른다.

 

 

7.jpg 8.jpg 9.jpg

▲ 64GB를 제공하는 TSV


● 시스템 메모리 탑재량이 문제가 되는 PC

 

 


서버는 TSV의 싱글 로드 메모리 스택 메모리 탑재량 문제 해결을 도모해야 한다.

 

기존의 멀티 드롭 연결하면, DDR3도 1 채널 당 2 DIMM. PC에서 듀얼 메모리 채널의 경우, 4 개의 DIMM 슬롯, 트리플 채널인 6 DIMM 슬롯을 둘 수 있었다. 각각 2 슬롯 3 슬롯 향후 증설이 가능했다.

 

그러나 DDR4에서는 듀얼 채널은 2 슬롯, 트리플 채널은 3 슬롯이 될 것으로 보인다.

 

메모리 대역폭을 최대한 활용하려면 확장을 위한 슬롯을 남겨두는 것은 불가능하다. 메모리 추가는 DIMM을 더 큰 것으로 대체하게 될 것이다.

 

클라이언트 PC에서도 Point화에 의한 메모리 탑재량 문제가 나온다. 원래, DRAM 칩의 대용량화가 당초 예상보다 늦어 DDR4 세대에서 4G - bit 세대가 될 것이라고 추정하고 있다. 원래 로드맵은 PC 용 DRAM이 2010 년에 4G - bit로 이행하는 것이었지만, 거의 1 세대 분이 지연되고 있다.

 

DDR4이 4G - bit 세대로 시작하면 DIMM 당 8 장치 2GB, 16 장치 4GB가 된다. 만약 DDR4가 속도에 의해, DIMM 당 1 Rank로 제약되어 버리는 경우 최대 메모리는 듀얼 채널 4G - bit 게임 세대 4GB. 당시의 메모리로는 상당히 강하다. 그렇다고 해서, CPU 쪽 DRAM 인터페이스 채널을 늘리는 것은 어렵다.

 

물론, 이러한 제약이 DDR4 세대에 존재하기 위해 DRAM 칩의 대용량화가 더 하이패스로 전진하면, 문제가 해결된다. 그러나 Memcon 10에서 JEDEC의 Gervasi 씨가 4G - bit와 8G - bit 전환은 반대로 느려질 가능성이 있다고 시사했다.

 

DDR3/DDR4 세대에서 요구되는 저전압화에 엔지니어링 리소스를 할애한 결과, 대용량화에 자원이 줄어들 것이기 때문이라고 한다. 즉, 악재가 되고있는 셈이다.

 

 

10.jpg

▲ 용량 확장의 둔화

 

 

● 2007 년부터 계속 DRAM의 저가격 화가 방벽


PC에서도 싱글 로드 메모리 스택을 사용하면 용량 문제를 해결한다.

클라이언트 PC의 메모리에 TSV 기반 스택 DRAM이 올 가능성은 있는가?

 

PC 공간의 경우, TSV에 따른 비용 증가는 큰 장벽이 된다. DRAM 자체가 비싼 경우 TSV 따른 비용 증가 비율은 상대적으로 작아 스택 DRAM DIMM의 가격이 비싼 느낌도 작아진다. 그런데, DRAM 가격이 낮은 경우, TSV에 따른 비용 증가를 많이 체감하게 된다.

 

여기서 문제가 되는 것은, DRAM 가격 동향이다. DRAM은 2007 년부터 급격한 가격 하락에 빠졌다.

 

가격 곡선을 보면, 512M - bit 제품이 1 달러를 삭감했던 하단의 시기와 비교하면 지금은 주력 DDR3 1G - bit 가 2 달러대 초반 현물 가격이다.

 

시장 조사 기관인 DRAMeXchange이 올해 (2010 년) 6 월 실시한 컨퍼런스 "DRAMeXchange Compuforum 2010"에서 설명한 차트는 하단의 시기에 PC의 BOM 비용 중 DRAM은 불과 4 % 이하로 추락했다고 한다.

 

이것은 DRAM 가격이 폭락했을 뿐만 아니라 PC에서의 DRAM 메모리의 중요도가 상대적으로 떨어지고 있다는 것을 암시하고 있다.

 

이렇게 보면, DRAM은 2007 년 급격한 가격 하락 이후 상당히 상황이 변화했다는 것을 알 수 있다.

클라이언트는 DRAM에서 점점 불필요한 비용 증가가 어려워지고 있다.

 

 

11.jpg 


▲ DRAM 로드맵

 

12.jpg

▲ DRAM 공정 기술 및 용량 세대 로드맵

 

13.jpg

▲ DRAM 셀 및 IO 주파수 관계


기글하드웨어(http://gigglehd.com/zbxe)에 올라온 모든 뉴스와 정보 글은 다른 곳으로 퍼가실 때 작성자의 허락을 받아야 합니다. 번역한 뉴스와 정보 글을 작성자 동의 없이 무단 전재와 무단 수정하는 행위를 금지합니다.