PC 메모리의 비밀 - 파트4

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머릿말

Ryan Leng은 하드웨어, 소프트웨어, 네트워킹, 보안, IT 정책 정의와 강의등을 주관하는 컴퓨터 시스템 주식회사 회계 감사원 겸 독립 기술 컨설턴트이다.

원래는 컴퓨터 과학/경제에 대해 공부 했었고, 그는 컴퓨터 하드웨어 통합, 소프트웨어 디자인과 공학, 감시 시스템, 광고, 멀티미디어 제작, 유저 인터페이스 공학과 그래픽 디자인 관련 등 많은 곳에서 일하였다.

Ryan은 얼마 전 그의 비공식적인 책인 DDR technology로 우리 bit-tech에게 와닿았으며, 우리는 이 책을 읽고 이 책의 깊이와 자세함, 복잡한 설명들을 쉽게 이해할 수 있게 잘 설명 한 것에 대해 깊은 감명을 받았다.

당신이 메모리 기술에 대한 지식이 아주 많다 하더라도, 이것은 여전히 PC 설계의 기본적인 부분으로 아주 흥미로울 것이다. 우리는 그가 작업한 부분을 몇몇 부분으로 나누었고, 첫번째 부분을 basics 라는 부분으로 공개하였다. 이 정보는 단지 아주 큰 문서에서 발췌한 것일 뿐이다.

당신이 바로 전 기사 2개를 읽지 않았다면 우리는 당신이 더 나아가기 전에 이전 기사를 읽기를 강력히 추천하는데, 그래도 저것들을 읽지 못했다고 조급할 필요는 없는데, 왜냐하면 오늘만 날이 아니기 때문이다.

DDR3

데스크탑 컴퓨터용 3세대 DDR 메모리 모듈 (DDR3) 이 처음으로 소개 되었을 때, 제한된 양임에도 불구하고, 2007년 중간 정도에 소개되었다. DDR2 와 비슷하게, 데스크탑 DIMM은 240핀 연결 인터페이스를 쓰며, DDR2와 비교해 두드러진 외형상의 변화는 DIMM의 키 홈 위치일 뿐이다.

데스크탑에 쓰이는 거의 모든 DDR3 모듈은 Fine-pitch Ball Grid Array (FBGA) 패키징 기반이며 이것들은 제조사에 따라서 정사각형이나 약간 직사각형의 모형을 띄고 있다. FBGA 패키지는 실제적으로 쓰이는 핀보다 더 많은 핀을 가지고 있다. - 이런 이유로 인해, RESET을 포함한 이런 엔지니어와 디자이너에 의해 오랫동안 요구되어 왔던 몇몇 기능이, JEDEC과 이런 사양 부문에 정식으로 채택되었다.

많은 DDR3 DRAM이 95nm 제조 공정에 기반하고 있을 때, Micron에서는 자사의 DDR2 D9 시리즈에서 78nm 공정이 시작하여 이것이 DDR3로 까지 이어졌다. Micron Technology의 컴퓨팅 분야 경력 마케팅 메니져인 Brett Williams는 최근 우리에게 Micron의 65nm  공정이 준비 되었으며 빠른 시일 내에 DDR3에 쓰일 것이라 하였다. 이 공정이 올해 중 가능 한데, DDR3 의 라이프 사이클의 끝자락 쯤에는 더욱 더 정제된 공정 기술인 45nm 레벨까지 다가갈 수 있을 것이다.

Micron Technology에 따르면 DDR2에서 DDR3로 50%의 시장 점유율이 넘어가는 시점은 2009년 초반 정도로 예견되며 심지어 모든 주력 DRAM 제조사로부터의 본격적인 DDR3 양산은 2008년 3사분기 초반 까지는 예상되지 않을 정도인데, 이것이 2008년 말까지 이어지지는 않을 것이다.

이것은 2009년까지는 DDR3의 값이 고가일변도로 가는 것을 야기 하는데, DDR2의 단가나 집적도에 좌우될 것이다. OCZ, Corsair나 Super Talent 같은 성능 위주의 모듈 제조사들은 이미 1.8~2Ghz 이상의 성능을 내는 DDR3 모듈의 제조를 발표했는데, JEDEC의 표준인 1.6Ghz를 가볍게 넘는다.

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중요한 것은 보통 사용자들은 이런 고성능 모듈이 다양한 메인보드에서 호환성에 대한 테스트를 받지 않았다는 것과 아주 극소수의 메인보드가 이런 메모리 속도를 수용할 수 있음에도 메인보드가 메모리를 아주 쉽게 사용할 수 있다고 광고를 하는 것에 주의 해야한다. 이것들은 간단히 뉴스에 자사 브랜드 홍보로 사람들의 기억에 남기기 위해 광고를 해대는 것에 중점을 둔 것이다.

DDR3 모듈은 16GB까지의 용량을 달성할 수 있으며 이 이상도 충분히 가능하다. 반대로, DDR2 모듈의 용량은 최대 모듈당 4GB로 예상되고 있지만, 이것들은 특히 희귀하며 1GB와 2GB 모듈에 비하면 아주 비쌀 것이다. DDR3 채택은 AMD의 AM3 프로세서와 Intel의 다음세대 Nehalem 기반 프로세서의 소개가 된 뒤로 주목을 받을 것으로 예상되는데, 이때쯤 되면 시장의 모든 프로세서가 DDR3 지원이 되는 내장 메모리 컨트롤러를 채택할 것이다.

DDR3 전력 감소

DDR3의 이점은 저전력 소모와 빠르고 큰 집적량 그리고 향상된 신호 무결성 관리 기능이다.

전압 요구량은 각 세대의 DDR마다 더 낮아졌는데, DDR1의 2.5v, DDR2의 1.8v, DDR3에 와서는 1.5v 까지 내려왔지만, 아주 빠른 DDR3 모듈은 안정성을 위주로 할 때 1.8~2.0v 정도의 전압을 요구할 것이다.

기본 전압이 1.5v 임에도 불구하고, 우리는 몇몇 DDR3 모듈은 더 낮은 전력 소모를 할 수도 있다; Micron Technology의 Brett Williams는 OEM 업체에서는 1.5v 보다 더 낮은 전압을 사용할 수 있도록 DDR3 메모리 컨트롤러에 기본적인 변화를 주고 있다고 우리에게 알려주었다. 노트북과 극소형 컴퓨터 같은 모바일 기기에서는 더 적은 전력 소모량과 발열량에 대한 욕망을 채워주도록 계속 적으로 압박하고 있다.

1가지 명백한 점은 이동형 기기에서의 SSD와 초저전압 DDR3 채택에서 예상되는 것들이다. 이것의 혼합된 효과는 깜짝 놀랄 정도로 확실히 기기의 열 생성과 전력 소모를 줄이는데, 동시에 성능 향상까지 될 것이다. 그러므로, 쿨러가 있는 랩탑에서의 배터리 사용 시간은 엄청나게 길어질 것이다.

데이터 프리페치

DDR3는 8n 프리페치를 사용하는데, 이것은 각각 사이클 당 DRAM은 8비트(1바이트) 의 정보를 내부 메모리 칩 뱅크에서 IO 버퍼로 데이터를 보내기 전에 가져오는 것이다. DDR1부터 DRAM 코어 주파수는 똑같이 남아 있는데도 데이터 대역폭은 800%가 늘었다는 장관을 연출한다! 이것은 공학 사회에서는 교묘함의 성서이다.

설계에서의 예전 세대의 코어 주파수와 동일하거나 느리게 작동하게 관리하는 것은 DRAM 제조상이나 단가상에서는 긍정적인 효과를 나타낸다 : 경제적이기 때문이다. 높은 생산량은 DRAM을 싸게 만드는데, 이것은 소비자에게 즉각적인 응답으로 돌아와 더 빠르게 DDR3의 채택을 돋구어준다.

DDR2와 비슷하게, DDR3는 프로그램가능한 Burst Length를 지원하는데, 그 폭은 4와 8이다. 그러나, 8n 프리페치 규칙에 따르면, Burst Length를 4로 맞춘다면, 연속적인 읽기와 쓰기 상에서는 Burst 간 갭이 생길 것이다. 이런 이유로 인해, DDR3는 burst length상에서 on-the-fly를 허용하기 위해 burst chop명령을 소개하게 된다.

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접근 통과(fly by) 토폴로지

높은 속도 등급에서 더 좋은 신호품질을 위해, DDR3는 "접근 통과" 라고 불리우는 설계를 명령어, 주소, 그리고 클럭 신호에 채택하였다. 이것은 더 품위있고 직선적인 설계를 위해 DDR2 T-브랜치 설계에서의 신호 길이와 접근 경로의 길이를 효율적으로 줄여주게 된다.

이 접근통과 토폴로지는 메모리 모듈 상의 DRAM 을 직렬로 이어주며, 선형 연결의 끝에는 그라운드 제거 점이 있어 남은 신호를 흡수하는데, 버스로 다시 반사되는 신호를 방지한다.

우리는 최근 Micron의 어플리케이션 엔지니어인 Aaron Boehm에게 얼마나 DDR3에 접근 통과 토폴로지가 중요한지 물었다. 그는 접근 통과 설계를 "DDR3에서 아주 중요한 것이다. 대충 접근 통과 토폴로지로 이전할 때의 제일 큰 장점이라 하면 신호에 대해 아주 빠른 신호 제거를 할 수 있다는 것이다. 이것은 DRAM에서 아주 중요한 더 큰 data-eye를 제공하게 된다."고 설명하였다.

움직이는 플래시가
http://www.bit-tech.net/hardware/2008/02/10/the_secrets_of_pc_memory_part_4/3
에 있습니다.

Boehm이 강조하기를 "DDR3는 접근통과 설계 신호가 없이는 이루어지지 않는다."고 하였다. 이 새 아키텍쳐는 고속에서의 DDR2의 T-브랜치 제한을 피하기 위해 도입되었는데, 왜냐하면 "어드레싱 명령이 1클럭 사이에 DRAM으로 가야하기 때문이다. 접근통과 토폴로지는 이 조건을 만족한다. 만약 당신이 속도를 올리기 시작한다면, 1번 간격으로 신호가 얻어지는 이 설계가 아주 만족 스러울 것이다." 라고 하였다.

접근통과 토폴로지의 장점에도 불구하고, 여기에는 추가적인 복잡성이 있다.; 명령, 주소, 클럭 버스에 대한 램에서의 순차적인 접근통과 연결은 이 선상에 있는 모든 DRAM에서의 데이터 버스와의 Clock Skew의 위험성을 증가시킨다. 짧게 말해, 명령, 주소, 클럭 버스 의 선을 따라가는 신호 이동은 지연시간을 증가시키게 된다.

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읽기와 쓰기 레벨링

읽기-쓰기 레벨링 기능은 Clock Skew 문제에 대한 보상을 하기 위해 DDR3 메모리 컨트롤러에 들어간 것이다.

Boehm이 이 새로운 토폴로지의 문제에 대해 설명하기를 "클럭, 명령, 주소들은, '접근통과'로 경로가 짜여져 있으며 T-브랜치였을 때는 DQ 버스가 포함되어 경로가 짜여져 있었다. 명령어, 주소와 클럭은 각각의 DRAM에 약간씩 다르게 시간이 걸리는데, DQ 신호는 대충 같은 시간에 도착한다. 그러므로 접근 통과를 할 때의 각각의 DRAM에서의 클럭과 DQ 버스 간에는 고유한 skew가 존재하게 되는데, 이것은 다시 이 명령어, 주소, 클럭 이 모든것을 다시 정렬하기 위해 (마지막에) de-skew를 하는 문제를 풀어주게 된다.

"이것이 DDR3에 쓰기 레벨링이 들어오게 된 이유이다. DQ 버스를 약간 지연시키는 작업만 하더라도 각각의 DRAM에 클럭마다 도착하는 것이 동시에 될 것이다." 메모리 컨트롤러는 데이터-데이터(DQ-DQS) 스트로브를  각각의 DRAM 칩의 클럭(CK)에 동적으로 정렬하게 된다.

이것은 간단히 'Hello-and-Respond' 피드백 해석에 의해 완료된다. 각각 DRAM 칩의 지연시간이나 skew의 양이 결정되면, 메모리 컨트롤러는 쉽게 그 후의 활동에의 문제에 대한 보상이 쉽게 된다.

DDR3는 신호 레벨링 과정에 새로운 Multi-Purpose Register (MPR)를 사용한다; 이것은 초기화 시에 조정하는 방법으로 이미 검출된 데이터 패턴을 만들어낸다. MPR은 가능한한 Data Eye의 중앙부에 가도록 데이터 스트로브를 동적으로 조정하여 메모리 컨트롤러 조정을 도와준다.

메모리 컨트롤러가 쓰기 레벨링 모드일 때, 최소한 1개의 데이터 비트는 DRAM을 가로지르는 메모리 컨트롤러 설정이 x4, x8, x16에서 꼭 레벨링 피드백을 갖고 있어야 한다. 조정이 마쳐진 후에, 쓰기 레벨링은 메모리 컨트롤러에 의해 초기화되어 순차적으로 기능을 억제할 것이다.

레벨링 과정은 다른 방법으로도 일어날 수 있다. ; 읽기 레벨링은, 이름에서도 알 수 있듯이, 명령, 주소, 클럭 버스의 읽기 주기 일 때의 정렬을 하는 것을 말한다. 메모리 컨트롤러가 레벨링 조정을 거친 후에, 메모리는 표준 동작 모드로 돌아오게 된다.

비유 : 다수의 공항 선발

공휴일을 맞아 재결합을 위해 당신이 8명의 친척을 뽑아야 한다고 가정하자. 각각의 사람은 모두 다른 시간에 도착한다.

초기에 당신은 모든이의 스케쥴을 갖고 있지 않아, 당신은 저마다의 집에서 떠나기 전에 모두에게 전화를 해야 한다. 이 모두에게 그들의 공항 도착 확인 전화를 거는 행동은 Multi-Purpose Register (MPR)이 메모리 컨트롤러 안에서 하는 일과 같다.

당신이 모두가 올 것이라는 것을 알 때, 당신은 첫사람부터 끝사람까지 개인적으로 만날 시간 약속을 정해야 할 것이다. 당신은 Data(DQ)이며, 당신의 차는 데이터 스트로브(DQS) 이며, 공항은 메모리 모듈이며 친척들은 명령, 주소, 클럭 접근통과 경로를 이용하고 있는 신호이다. 각각의 사람은 각기 다른 문으로 도착할 것인데, 이것은 DRAM 칩을 나타낸다.

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동적 다이 상 제거(On-Die Termination (ODT))

DDR는 DDR2의 ODT 설계를 제거시의 전력 소모량을 관리할 때의 각기 다른 상황에서 터미네이션 값을 최적화 하기 위해 추가적인 유연성을 추가함으로 확장 하였다.

메모리 모듈은 읽기나 쓰기 작동때 접근되지 않아 데이터 버스 제거를 낮은 저항 값인 30~40옴으로도 가능하게 한다. 쓰기 작동일 때에, 최적의 제거는 60이나 120옴의 고저항 값으로 바뀌게 된다.

Micron의 Todd Farrell에 따르면, "동적 ODT는 DDR3램 기기에게 터미네이션 값을 쓰기 명령을 각기 다른 모듈로 보냈을 때 한결같이 할 수 있게 한다. 이 기능은 DDR2램 시스템에서는 같은 기기에서 터미네이션 값을 바꿀 때 버스에 쉬는 시간을 요구하기에 불가능하다."

동적 ODT에서는, 신호 무결성이 각기 다른 상황에서의 터미네이션 값을 수집함으로 인해 잡음 간섭의 감소가 더욱 관리 가능한 레벨로 바뀌어 훨씬 향상된다. 이것은 메모리를 DDR2에 비교해 더욱 더 높은 속도로 동작 가능하게 만들어준다.

ZQ 드라이버 자가 조정

이 기능은 "ZQ 조정"으로 알려져 있으며 더 엄격한 허용오차로 저항 값의 향상된 조정을 위해 설계 되었다. 이것은 중요한 개선점으로 칩상에서 드라이버 조정 기능을 넣기 위해 ZQ라고 불리우는 핀을 삽입한 것이다. 이 ZQ핀은 DRAM칩 자체에 위치하여, BGA 패키징에서는 "ZQ 볼"이라고 명시되어 있을 수 있다.

이 ZQ 조정은 2가지 레벨로 작동한다. : 첫번째로, 이것은 주된 메모리 작동 전의 시동 순서에 쓰인다. - 이것은 "ZQ Calibration Long" 이나 ZQCL로 알려져 있다. 시동 시 조정은 일반적으로 길고 DDR3 쓰기 레벨링 전에 일어난다.

2번째 ZQ 조정은 ZQCalibration Short" 나 ZQCS로 알려져 있다. 이것은 가끔 "Tracking Calibration"으로 명시되어 있으며 메모리 작동 주기 시 대역폭을 점유하기도 하지만 시동 시에 작동하는 것보다는 적은 시간을 요구하게 된다.

추적 조정(Tracking Calibration) 은 고주파수에서의 정확하지 않은 신호 타이밍의 가능성을 줄이기 위해 실행되는데, 메모리 작동 내내 실행된다. 일반적인 작동 시의 저항값 재조정으로 전압과 온도는 오르락 내리락 하게되고, 저항값의 비연속성에 대한 문제가 명확하게 줄어들게 된다.

요약하자면, ZQCS 는 최적의 Data Eye를 위해 계속적으로 전압과 온도(PVT)에서의 변수를 추적하여 보상하게 되며 그리하여 최고의 데이터 전송을 하게 된다. ZQ 핀은 아주 정확한 외장 저항에 연계되어, 외장 기기와 ODT 저항의 "활성화된" 저항에 대한 정밀조정에 쓰인다.

ZQ 조정은 DDR3에 중요한 기능이다. : 빠른 전송에서는 주어진 시간동안 더 많은 데이터가 빨리 들어오기 때문에, DDR3는 작업에 대한 여유폭이 더 작아지게 마련이다. ZQ 조정이 DDR3에 없다면 안정적일 수가 없다.

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Reset 기능

DDR3는 비동기 Reset 기능을 소개하였는데 이것은 메모리 컨트롤러에 의해 외부에서 작동 시키는 것이다. Reset 신호는 강제적으로 DRAM가 비작동 모드로 들어가게 한다. 이것은 좋게 말한것이지, 아직 극단적으로 위험한 기능이다.

Reset 기능은 개개적으로 1개의 모듈을 지우거나 전력을 끊는 필요 없이 DRAM의 모든 상태와 데이터를 지우게 된다. 이것은 메모리 컨트롤러가 알려진 상태로 갖고 가려고 시도 할 때 시간과 전력을 절약하게 된다. Reset이 활성화되면, 메모리는 재초기화를 완벽하게 하며 Reset은 어떠한 주기 중이나 어느 떄라도 활성화 되게 된다.

메모리 시동 중에 전력이 인가 될 때, 메모리 전력이 안정적인 상태로 도달할 때까지 Reset이 활성화 되게 된다. - 이것은 안정화되지 않은 전원 상태 후에 조정을 하도록 하게 한다. Reset은 ZQ 조정과 어느 사이클에라도 친밀하게 작동하는데, 한번 Reset 기능이 활성화되면, ZQ Calibration Long (ZQCL) 가 작동하게 된다. 이것은 데이터 전송 전에 최상으로 가능한 형태로 타이밍 정확도와 신호 품질을 확실하게 해준다.

이 기능은 JEDEC에 많은 메모리 디자이너가 매번 요청하고 논의해왔지만 이것은 DDR3 에 와서야 Reset 기능을 넣을 핀이 생겼기 때문이다.

DDR3 이후에 직면한 과제들

2007 Electronics Design Convention, DesignCon 에서; Altera Corporation은 문서상으로 조정 기술과 근미래의 DDR 메모리 상황을 제출하였다. 여기에서 언급한 것은 "심지어 메모리 성능이 매 세대마다 2배가 되더라도, 메모리 불확실성은 같은 비율로 떨어지지 않을것이다." 라고 되어 있다.

우리는 최근 Micron Technology에 DDR3 1600Mhz 이상 속도의 설계에서의 과제에 대해 물어보았다. 어플리케이션 엔지니어인 Aaron Boehm이 언급하기를 " 각 세대 DRAM마다 어려움을 계속 더해가고 있는데, 이유는 우리는 우리의 다이 회로선폭을 계속적으로 줄여나가고, 속도는 올라가고 전압은 내려가기 때문이다. DRAM 내외부의 신호 청결성을 얻는 것은 아주 어렵다. 이 버스 아키텍쳐가 과제이며 신호를 알면 알수록, 혼선 때문에 문제를 겪을 것이다." 라고 하였다.

Boehm 은 강조하면서 계속 "전압이 줄어들면, 깨끗한 신호 엣지를 얻기가 어려워진다. 그러므로 나는 앞서 생각 하기를, 이 속도가 더 늘어날수록 이것은 더욱 더 당면한 과제가 될 것이다."라고 하였다. 기본적으로. 메모리 속도가 늘어나면, 작동 시 여유폭이 더 줄어들게 된다.

메모리 시스템은 메모리 모듈, 메인보드 그리고 CPU의 혼합체이다. 컴퓨터 메모리 시스템은 한 부분으로만 생각할 수 없지만, 대신에, 메인 보드 상의 모든 메모리 서브 시스템을 집약시켜 생각해야 한다. 그러므로, 메모리 성능과 오버클러킹은 엄격하고 엄격한 허용오차 아래에서 완벽하게 작동하는 모든 컴포넌트에 의지한다.

이것은 DRAM과 메모리 모듈 제조사에게 새로운 문제로 괴롭히게 된다. : 메모리 속도가 늘어나면, 컴포넌트 호환성을 만들기는 더더욱 어려워지게 되는데, " 특히 당신이 폭넓은 종류의 메인보드 디자인을 가지고 있을때 그렇다. 당신이 수많은 경우 제어를 하지 않은 상황에서 작동 시켜보려 할텐데 이것은 아주 어렵다. 심지어 비록 메모리들이 아주 빠르게 작동하길 원하여도, 메인보드 제조사들은 PCB나 메인보드에서 원가를 절감하려 할 것이다." 라고 Boehm이 주의를 당부하였다.

무엇이 예상되었든지 우리가 이미 본 것은 각 세대 DDR 기술마다 오버클러킹 확률을 줄이는 것인데 - 이것이 메모리 산업에서의 혁명적인 변화의 마지막인가? 반대로 DDR4로의 진화인가? 이것은 지금 현재로써는 우리가 알지 못하는 답이다.

출처: http://www.bit-tech.net/hardware/2008/02/10/the_secrets_of_pc_memory_part_4/1

일단 원문 출처에 대해서는 끝입니다. 읽으시느라 수고하셨습니다. (__)