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동기 메모리에서의 클럭 skew

클럭에 동기시키려고 회로의 갯수가 늘어날 때, 클럭 지연 현상이 일어날 수 있다. 그 결과, 모든 데이터가 시간과 클럭에 맞추어 구성되던 것이 문제를 일으키게 된다. : 이 현상은 클럭 skew로 보통 알려져있다.

클럭 skew는 확장된 경로, 온도 변동, 이 라인에서의 추가적인 다수의 논리 회로, 물질 불완전과 메모리 시스템의 많은 다른 부분에 의해 일어나는 기본적인 메인보드의 설계 결함같은 많은 요인들에 의하여 일어나게 된다. 다른 구역에서의 skew를 없애는 논리회로는 데이터와 시스템 클럭 사이의 관계 간섭을 관리하기 위해 부정적인 효과를 최소화 하려 할 것이다. 그러나, 메모리 성능이 계속 늘어나는 상태에서, 모든 문제가 모두 쉽게 풀어질 수는 없다.

매니악들은 메인보드 BIOS에서 변경이 가능한 Clock skew라는 이름에 대해 더욱 친금감을 느낄 텐데, 이것은 높은 수준의 컴퓨터 메모리를 오버클러킹 했을 때 안정성을 유지하기 위해 DIMM간의 Clock skew를 해결하기 위해 사용하는 것이다.

Clock Skew는 당신의 메인보드에서 2개 메모리 모듈보다 4개의 메모리 모듈을 사용할 때 더 난해하며 skew 양은 어떤 2개의 슬롯이 어떤 시간에 쓰이느냐와, 기본적인 PCB 설계에 의존한다.

메인보드들은 Clock Skew에 대한 것을 각별히 무난하게 처리하기 위하여 광범위한 설계 시뮬레이션과 테스팅을 하게 된다. 그러나, 극단적으로 경쟁적인 시장의 압력과 떨어지는 제품의 라이프사이클로인해, 많은 부족한 메인보드들이 미숙한 상태로 발매되어 충분한 테스트 시간도 가지지 못하게 되는데, 이때 가능한 BIOS 업데이트로 늦게나마 패치를 하게 된다. 메인보드 칩셋과 고속 메모리의 복잡성이 증가하는 것은 이런 연유로 인해 고장의 확률을 부추기는 꼴이 된다.

싱글 엔드 차동 스트로브 설계

싱글 엔드 데이터 스트로브가 DDR1에 처음 쓰였을 때, DDR2에 와서는 싱글 엔드와 차동 스트로브 설계로 개량이 되었다. 대부분의 기본 설명에서, 싱글 엔드 스트로브는 진동 파형에 의지하는데, 차동 설계는 2개의 베를 짜듯 완전 십자형으로 교차하는 반대되는 진동 파형을 이용한다.

Micron Technology의 Aaron Boehm은 강조하기를 "차동 클럭과 스트로브 계획은 혼선에 의해 그렇게 민감하지 않다." 고 하며 이것이 고속 DDR2와 DDR3에 차동 디자인을 사용하는 결정적인 이유라고 하는데, Boehm이 설명하기를, "우리는 DRAM 상의 전압을 계속 낮추면서 속도를 올릴 것인데, 클럭과 스트로브가 이런 잡음에 대해 그렇게 민감하지 않다는 것은 중요한 것이다."고 하였다.

싱글 엔드 스트로브 설계에서, 어떠한 작은 양의 잡음과 간섭은 스트로브를 레퍼런스 전압 레벨이라고 알려진 수평 전압상에서 왼쪽이나 오른쪽으로 skew를 나게 한다. 수평 이동은 좋은것은 아닌데 왜냐하면 시간에서의 표시를 바꾸며 이것은 타이밍 부정확으로 이어지기 때문이다.

메모리는 읽기나 쓰기가 신뢰성있게 되는 레퍼런스 교차 지점이 안정적인 것에 의존한다. 차동 스트로브 설계는 훨씬 더 안정적인데 왜냐면 파형은 교차점의 중심점이 위로 올라가거나 아래로 내려갈 때만 변형이 되기 때문인데, 이것은 레퍼런스 전압이라고 하며(Vdd/2), (왼쪽이나 오른쪽으로 가는) 타이밍 skew 보다 더 중요하다. 변동되는 전압 경계는 시간 안에 skew가 일어나는 것보다는 낫다.

동기 메모리 시스템에서, 어떠한 분명한 skew가 일어난다면 이것은 데이터가 클럭에 동기화 되지 않는다는 의미이기 때문에 치명적인데 그러므로 고속 메모리는 이런 차동 신호 설계를 이용하지 않고서는 제대로 기능하지 않는다.

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ODT를 통한 신호 잡음 관리

메인보드에 추가기능을 더 추가 시키고 성능은 계속 증가일변도를 달리면서, 신호 무결성에 대한 관리를 하기가 점점 더 어려워지게 만들었다. 원하지 않은 신호 반사가 현존하는 메인보드 저항성 터미네이션 방식에서는 DDR1 속도 이상으로 작동할 때 심각한 문제로 대두 되었다.

메모리 버스 주파수를 높이면 이전 섹션에서 설명했던 신호 변화에 대한 회복여유 폭이 줄어들게 된다. 저전압으로 더 압축된 신호는 기본적으로 자연히 약해지며 데이터 스트로브(DQS)에서 모든 잡음이 제거되지 않기 때문에, 파형의 모서리에서의 부정적 효과를 줄이는 메카니즘은 이롭다.

DDR2의 ODT는 신호 무결성을 메모리칩 자체에서 동적 저항 기술을 만듦으로써 향상시켰다. 이것은 무엇보다도 메인보드 제조사에서의 물질적 테스트 비용을 줄이게 된다. 의도되지 않은 신호는 다른 곳에서 활성화되어 있거나 활성화 되지 않은 컴포넌트에서 반사되어 오지만, DRAM 같은 활성화된 컴포넌트만 영향을 받는다. ODT는 칩 레벨에서의 읽기, 쓰기 동작 시의 버스에서 신호 메아리의 부정적인 효과를 거부한다.

아이러니하게도, 만약 터미네이션이 너무 효율적이라면, 메모리 타이밍이 부정확할 때 데이터 신호가 흡수될 수 있다. - 오버클러킹이 가끔 이렇게 데이터 절단 메모리 에러라는 결과를 초래한다.

몇몇 메인보드의 BIOS에서는 사용자가 수동으로 이런 ODT의 자연적 저항성을 50, 75, 150 옴 사이에서 조정할 수 있게 한다. JEDEC 사양에 따르면, 50 옴은 DDR2 667 이상에서의 몇몇 플랫폼에서의 사양이다.

만약 당신의 메모리 모듈이 확실하게 50옴을 지원한다면, SPDTool이라 불리우는 프로그램을 이용하여 미리 정의된 메모리 성능 값과 특성을 볼 수 있다. 메인보드 디자이너들은 최상의 Data Eye 요구사항을 찾기위해 읽기와 쓰기 신호 품질을 다양한 ODT 설정에 기반하여 정확한 시뮬레이션과 테스트를 요구한다.

시뮬레이션 세션은 진이 빠지며 시간 죽이기인데 그들은 Data Eye를 메인보드 저항과 다수 메모리 모듈이 각기 다른 슬롯 설정에서의 ODT 설정의 혼합에 기반한 형식을 넣기 때문이다. 이것은 부분적으로 왜 싼 메인보드가 2개의 슬롯만을 가지고 있는가에 대한 해답이 된다.

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Off-Chip Driver (OCD) 조정

DDR2는 OCD 조정으로 데이터와 데이터 스트로브 간의 추적 정확성을 향상시킨다. OCD 조정 회로는 드라이버의 저항과 메모리 초기화 과정에서의 DDR2의 전압 레벨 설정에 쓰인다. 아래 이유로 인해 이것은 더 명확해진다.

- OCD는 데이터 스트로브(DQS)와 데이터(DQ) 간 skew를 최소화 함으로써 신호 품질을 향상시킨다.
- 이것은 오버슈팅, 언더슈팅 문제를 최소화 함으로 신호 품질을 향상시킨다.
- 이것은 IO 드라이버 전압 조정으로 각각의 DRAM에서 공급하는 연산 변수를 흡수하게 된다.

OCD의 드라이버 저항은 상태 머신의 종류를 이용하여 엔진을 조정한다. : 이것에 대한 가장 기본적인 설명은 상태머신은 어느 주어진 시간에 컴포넌트의 상태를 저장하는 기기를 지칭한다.

최상의 메모리 설정을 검출하기 위해서, 시스템은 각각 다르지만 이미 설정된 값으로 다수의 시험 신호를 보내게 된다. 테스트가 끝난 후에, 이 값 중 최상의 신호 질이 제공되는 것으로 사용된다. 최고의 DQS 파형은 최소의 언더슈트와 오버슈트 잡음과 함께 가장 큰 Data Eye를 제공한다. 적당히 튜닝 되어 활성화될 때, 이것은 시스템 타이밍 마진을 늘리고 그리하여 전체적 신호 특성을 향상시키는데 일조한다.

JEDEC의 DDR2 사양 문서에서 언급하기를 만약 OCD 조정이 사용되지 않으면, 기본적인 파라미터가 전원 인가 후 초기화 과정 시에 채용이 된다고 되어 있다. 몇몇 제조사들은 이것을 DDR2 에서는 그다지 필요성이 없는 형식으로 치부하며 시간과 설계 비용을 절약하기 위해 기본상태로 두기도 한다. 이것은 몇몇 DDR2 800Mhz 이상의 메모리 문제를 야기하는 문제가 될 수 있다.

드라이브 성능/드라이브 내구성과 전이 시간

드라이브 성능과 전이 시간과의 관계는 직접적으로 비례한다. 드라이브 성능이 높게 설정되면, 저전압과 고전압 상태 사이의 전이 시간은더 짧아진다. 드라이브 성능은 가끔 "드라이브 내구성" 이나 "Edge Rate"로 표현된다.

신호는 전압의 상승과 하강이 특정 레벨과 전이시간 사이에 있을 때 정확하게 읽혀질 수 있는데 이 시간은 낮은 전압(VIL)에서 높은 전압(VIH) 상태로 바뀌거나 이 반대로 바뀌는 때의 기간을 말한다. 그러므로 전이 시간이 빠를수록, 빠른 전압 상승 하강이 일어나게 된다.

강한 드라이브 성능은 올라가는 부분의 파형에서 전압을 좀 더 빨리 상승 시킬 것이다. 반대로, 파형의 떨어지는 부문에서는 강제로 빨리 강압이 되게 만들 것이다. 중요한 것은 드라이브 성능 메뉴는 많은 영역에 일반적으로 쓰이고 있으며, 개념 자체가 아주 폭넓지만 부분적인 기기나 영역 안에서의 1가지 요인으로만 표시한다고 하여 의미를 혼동하는 우를 범하지 않아야 한다.

몇몇 메인보드에서는, 사용자가 드라이브 내구성 값을 변경시킬 수 있는 많은 비율의 메모리 서브 시스템이 있다. 드라이브 성능을 너무 강하게 설정하면 오버슈팅과 언더슈팅 효과를 파괴할 수 있는데, 이렇게 되면 데이터 무결성을 위태롭게 하므로 이것을 약간 내리는 것이 좋다.

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유사 : 드라이브 성능/ 드라이브 내구도

자동차가 언덕을 오르내린다고 상상해보자 : 평지에 가까워지기 위해 당신은 엑셀러레이터 페달을 밟을 것이며, 이리하여 언덕을 올라가는 자동차는 더 빨라질 것이다. 이거와 마찬가지로, 내려갈 때 페달을 밟아도 훨씬 빨라지게 될 것이다.

이것이 당신 자동차의 드라이브 성능을 늘려주는 것인데, 그러면 이때 꼭대기나 바닥으로 가기 위해 드라이브 내구도를 너무 많이 올리면 어떻게 될까? 음, 당신은 한계를 넘어 4개의 바퀴가 지면을 박차올라, 할리우드 스타일 처럼 공기중을 날아다닐 것이다. 이것이 "오버슈팅" 이라고 하는 것이다.

길을 내려갈 때도 같은데, 너무 드라이브 내구성을 많이 준다면 운동량을 너무 많이 주기 때문에, 제어를 못하고 사고가 나게 된다.

데이터 스트로브(DQS) 드라이브 성능

데이터 스트로브 DQS와 /DQS가 각기 다른 드라이브 성능일 때, 그들은 분리되어 불균형한 전이시간을 가지게 된다.

차동 데이터 스트로브 디자인에서, DDR2는 DQS와 /DQS 신호간의 교차점을 데이터 전송의 레퍼런스로 이용한다. 어떠한 skew라도 타이밍 정확성에서 반대되는 결론을 가지고 있으며 잠재적으로 인공적인 DQS-DQ skew를 만들 수 있다. 메모리 컨트롤러는 시스템 클럭을 추적시켜 데이터(DQ) 신호를 차동 데이터 스트로브(DQS) 와 동기시켜 이동시킬 것이다.

DQ 신호는 DQS와 동기시키는 가이드로 레퍼런스 전압의 교차점에 쓰인다. DQS-/DQS와 DQ-VREF간의 2개 교차 점은 최상의 데이터 전송을 위해 정렬되어 있다. 그결과, VREF를 조정하는 것은 가끔씩 문제를 가진 시스템에서 안정성을 향상시킬 수 있다. 그러나, 가정용 컴퓨터에서는, 이것은 관측할 방법이 없으며 어떻게 이루어 지는지 정확히 알지 못한다.

DQ-DQS skew 효과는 메모리 컨트롤러가 데이터 신호를 보내고 받는데 사용하는 시간 주기를 줄여, 이것은 Data Eye와 유효 데이터 창을 줄이게 되는 결과는 가져온다. : 성공적인 신호 전송은 충분한 셋업/홀드 여유를 요구한다. DQ-DQS skew는 일반적으로 800Mhz 이상의 DDR2 메모리 모듈 성능에서는 해롭다.

요약하자면, 드라이버 저항은 DQ와 DQS-/DQS 의 최고/최저 드라이브 내구성을 조정하는데 쓰이는 엔진과 OCD 조정 회로를 조정하며, 그리하여 DQ-DQS skew를 가능한한 줄여, 그결과 큰 여유폭으로 늘어난 Data Eye가 된다.

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오버클러킹과 파형

사용자가 그들의 컴퓨터 메모리를 오버클럭 하면, 그들은 고주파수로 작동함으로 Data Eye와 파형을 몇단계 압축하여 그결과 더 많은 데이터가 같은 시간 주기당 더 많이 전송된다. 그러나, 이것은 미리 설정된 안전한 여유를 벗어나게 된다.

이것은 "Dark Art" 인데 왜냐하면 오버클러커들은 갖고 노는 도중에 이런 여러가지 요인의 결과를 관측하거나 그려낼 수 없기 때문이다. ; 대신에, 그들은 이것을 "감"으로 시스템의 불안정성의 낌새를 찾아내며 다른 요인에 의한 시행착오는 셀수 없이 많은 다른 이들에게 영향을 끼치게 되어, 새로운 형태의 안정 설정을 얻게 한다.

일반적으로, DRAM 전압을 올리는 것은 더 빠른 메모리 속도를 달성할 수 있게 하는데, "그러나 이것 또한 칩의 설계에 의존한다." 고 Micron Technology의 컴퓨팅쪽 경력 마케팅 매니저인 Brett William이 설명했다.

"만약 전압이 조정되게 설계 되었다면, 외부 전압을 증가 시킨다 하더라도 칩에는 아무 영향이 없는데 왜냐하면 칩에 레귤레이터가 있어 이것이 코어를 제한된 전압으로 지켜준다. 만약 칩 전압이 조정되지 않는다면, 당신이 외부 전압을 높일 때, 이것은 바로 코어로 가서 코어 전압을 높이게 되어 작동을 빠르게 한다."

매니악에게는, 메인보드 BIOS에 노출된 다양한 DRAM 트위킹 설정을 갖고 놀기도 한다. 이것들은 아주 유용하지만, 가정에서의 보통 사용자들은 효율적인 성능 향상을 이루기 위한 기반의 대부분 기능을 거의 이해 못한다.

전문용어로 암호같은 BIOS 설정인, VREF, Clock Skew, Drive Strength 값 같은 것들은 엄청나게 많은 메모리 모듈에 대해 메인보드 안정성을 테스트하는 지원 엔지니어들에게 쓰이는 것으로 그들이 다른 엔지니어링 장비로 일을 더 쉽게 하도록 만들어준다.

새로운 사용자들은 이 BIOS 기능을 조정할 때 조심해야 하는데 왜냐하면 대부분의 기능들은 전압 설정을 제외한 경우에는 잘못 설정되어도 그렇게 위협적이지는 않기 때문이다. 여기에는 "허위안정성" 이나 "표면적 안정성" 라는 것이 있는데 - 이것은 시스템이 몇몇 특정 상황에서 안정한데 다른사람에게는 통용되지 않는 영역이며, 완전한 안정성은 도달하기가 불가능한데 왜냐하면 모든 BIOS 변경은 여러가지 다른것에 영향을 주기 때문이다. 이것은 간단히 파형을 바꿀 수 있는 방법은 없다고 하는 것이 된다.

하루 24시간 성공적인 메모리 스트레스 테스트는 2번째 테스트가 정확한 시스템 설정에서 똑같이 성공을 하리라는 보장을 하지 못한다. 기본적인 이유가 왜 이런 "허위 안정성" 에서의 신호 여유가 점점 감소하는지에 대한 것이 된다. 점차적인 여유 감소는 연산, 전압, 그리고 온도 변수에 부정적인 영향을 기하급수적으로 증대시킬 것이다.

따지고 보면 많은 데스크탑 시스템은 DDR2 800Mhz 이상으로 갈 때 에러를 만들어낸다. 우리가 가끔씩 99.99%로 완벽하게 흠없는 안정성을 만들어 낼 수 없다고 하는데, 0.01%의 에러는 마치, 그렇게 커보이지는 않지만, 이 데이터가 전송되고 시간이 지날수록 눈덩이처럼 불어나 확실하게 커질 것이다.

그러나, 몇몇 에러는 시스템에 그렇게 위협적이지 않을 것이다. ; 예를들어, 픽셀의 색이 바뀌거나 영화 재생 시에 검출되지 않은 mp3 잡음 같은 것들이다.

이것들은 왜 서버와 워크스테이션이 가끔은 데스크탑 컴퓨터 부분보다 더 느리고 더 비싼 ECC 메모리 모듈을 사서 쓰는지에 대한 이유가 된다. Micron Technology의 Brett Williams는 믿기를 "언젠가는 메모리와 CPU 모두의 설계가 바뀔 필요가 있을 것이다. 이것이 DDR이나 뭐나 어떻게 불리든 간에, 이것은 DDR3 DRAM 이후의 것일 것이다. 이게 혁명이나 개량이 될 것인가? 두고봐야 알 일이다. 사실 이것이 바로 우리가 지금 하는 일이다..."

곧 나올 파트4를 예고 하자면, 우리는 가장 최근의 DDR3 기술을 조사할 것이다.

출처: http://www.bit-tech.net/hardware/2008/02/08/the_secrets_of_pc_memory_part_3/1