미국 캘리포니아주 산타 클라라에서 개최된 서버 메모리 포럼 회장

 

 

3개의 시장에 각각 다른 메모리 기술이 도입

 

DDR4 등의 차세대 메모리 기술과 DRAM 칩을 적층하는 TSV(Through Silicon Via)기술의 동향입니다.

 

핵심은 4개입니다. 먼저 저마다의 시장에 다른 종류의 메모리를 사용하는 시대가 됐다는 것. DDR4가 DDR3에서의 계승성이 높으며 메모리 고속화도 느려졌다는것. JEDEC에서 TSV를 진지하게 추진하고 있어 빠르게 도입하려 한다는 것. 메모리 고속화에서 TSV를 기대하는 의견이 강해진다는 것입니다. 메모리의 장래는 상당히 혼돈스러워지기 시작했습니다.

 

 

2013년의 메모리

 

JEDEC은 미국 캘리포니아주 산타 클라라에서 서버용 메모리 기술 컨퍼런스인 서버 메모리 포럼을 개최했습니다. 이 컨퍼런스는 서버라는 이름을 내세우고 있긴 하지만, 실제로는 DDR4와 tSV를 사용한 3D 적층 JEDEC 표준의 발전을 공개하는 최초 컨퍼런스입니다. 즉, 서버 뿐만 아니라 PC용 메모리나 그래픽 메모리를 포함하는 차세대 메모리의 기반 기술이나, JEDEC에서의 논의 동향을 밝히는 장소가 되었습니다.

 

 

DDR4는 서버 시장에 출시

 

DDR4의 설명 컨퍼런스인데도 서버 메모리용이라고 하는 이유는, JEDEC이 DDR4를 서버에 주력하기 때문입니다. 9월의 IDF(Intel Developer Forum)에서는 인텔이 DDR4를 서버에 먼저 도입하고, PC에 도입하는 것은 2015년이라고 발표한 바 있습니다. 메모리 규격을 정하고 보급을 추진하는 JEDEC의 움직임도 그것과 이어져 있습니다.

 

JEDEC의 의장인 Mian Quddus(삼성 반도체 소속)은 다음과 같이 이야기합니다.

 

"DDR4는 우선 서버 시장에 출시될 것입니다. PC는 DDR3에 잠시동안 머무르게 됩니다. 핸드폰에서는 LPDDR 계열 DRAM이 사용되며, LPDDR은 일부 노트북과 울트라북에도 출시될 것입니다. DRAM은 이미 하나의 크기로 모든 것을 다 지원한다는 시장의 요구를 따라가지 못하게 됐는데, 이것이 지금의 트렌드입니다"

 

 

DRAM의 저렴한 가격이 다양한 규격의 메모리를 초래

 

DRAM 업계에서는 대단히 오랜 기간동안 1종류의 메모리를 모든 시장에 공급하는 전략을 사용해 왔습니다. 그러나 핸드폰이나 스마트폰처럼 모바일에 특화된 DRAM이 사용되면서 그 상황이 바뀌게 됐습니다.

 

PC에서 어떤 방법을 사용하건 간에, 타블렛에서는 모바일용인 LPDDR 계열을 사용합니다. 2013년에는 울트라북 노트북에도 LPDDR 메모리가 사용될 가능성이 보입니다. 모바일용 메모리의 사용이 점점 더 늘어나고 있습니다.

 

하이엔드 메모리는 DDR4로 바뀝니다. 일반적으로는 새 DRAM이 PC부터 시작되지만, DDR4는 서버에서부터 시작됩니다. 2013~2015년 사이에 PC는 대부분이 DDR3, 서버가 DDR4가 되어, PC/서버 시장에서 서로 다른 메모리를 사용하게 됩니다. 게다가 고성능 컴퓨팅 영역에서는 tSV를 사용하는 고속 메모리의 검토를 시작하고 있습니다.

 

다양한 시장에 따라 서로 다른 종류의 메모리가 병존하는 시대에 진입하기 시작했습니다. 그 배경으로는 기술적인 이유와 경제적인 이유가 있습니다. 기술적으로는 배터리로 작동하는 모바일 디바이스에서는 소비 전력이 낮은 LPDDR 계열이, 멀티코어화로 메모리 대역과 용량을 확대하는 것이 급선무인 서버에서는 DDR4가 바람직하기 때문입니다. 또한 DRAM 가격의 폭락도 큰 영향을 주고 있습니다.

 

DDR3 DRAM은 현재 역대 최저 가격으로서, 제조사는 수익 창출에 어려움을 겪고 있습니다. 그 때문에 조금이라도 DRAM에 부가 가치를 더해서 비싸게 판매하려는 상황입니다. PC 시장에 출시하면 DRAM은 순식간에 가격 경쟁을 시작하여 이익이 얼마 없는 가격으로 떨어지게 됩니다. 그러나 서버나 모바일 시장에서는 소비 전력이 줄어들거나 대용량&고속을 지원한다면 DRAM 가격이 비싸도 판매됩니다. 그 때문에 DRAM 제조사에서는 부가가치가 높은 DRAM을 부가가치를 평가받는 시장에 출시하려 하는 것입니다. DDR4는 신중하게 서버에서 도입하여 조금이라도 수익을 내려 합니다. 따라서 DDR4에서는 메모리 용량의 증가가 강조되고 있습니다. 서버에서는 메모리 용량의 증가가 현재 제일 중요한 목표이기 때문입니다.

 

 

DDR4 메모리의 특징

 

 

클라우드에 의해 메모리 용량의 요구가 증가

 

 

서버 메모리의 주요 목표는 용량

 

 

DDR4 메모리 스펙의 최종 버전

 

DDR4의 스펙은 아직 최종 버전이 아니며, 내년 봄에 최종 사양이 발표될 예정입니다. 올해 1월에 삼성의 테스트 칩을 통해 DDR4 인터페이스의 변형이나 각종 동작 테스트를 하고, 아래 슬라이드대로 양호한 결과가 나왔습니다. 현재는 DIMM의 사양에도 들어가 발표가 초읽기 수준까지 왔습니다.

 

 

DDR4와 DDR3의 주요 스펙 비교

 

 

DDR4의 개발

 

 

DDR3와 DDR4의 모듈 비교

 

 

서버용 대용량 모듈을 준비

 

DDR에 대해서는 JEDEC의 Bill Gervasi(Form Factor, Inc. /Chairman, JEDEC JC-45.5)이 작년의 MemCon 10 메모리 컨퍼런스에서 경과를 발표했습니다. 하지만 정작 DDR4의 스펙은 MemCon에서 밝혀진 것과는 상당히 다릅니다.

 

우선 DDR4의 인터페이스는 서버에서도 point-to-point이지만 실제로 서버에서는 멀티드랍을 지원합니다. 서버의 요구에 따라 스펙이 바뀐 것으로 보입니다. 기본적으로는 서버에서 1채널에 2개의 DIMM 슬롯을 사용하며, 현재와 별로 다른 것이 없습니다. 하지만 DIMM의 경우 DDR3에서 도입되는 LRDIMM (Load Reduced DiMM)의 존재감이 더해지고 있습니다. 적층 3DS는 LRDIMM에서 사용될 가능성이 높습니다.

 

 

DDR4의 메모리 인터페이스

 

 

LRDIMM의 인터페이스

 

LRDIMM은 버퍼 칩을 DIMM에 장착하는 새로운 DIMM 규격입니다. 레지스터드 DIMM(RDIMM)과 다르게 커맨드/어드레스 버스 뿐만 아니라 데이터 버스까지도 버퍼링합니다. 이로서 인터페이스와 고속화와 대용량화가 가능해집니다. 높은 전력과 비싼 가격으로 악평이 높았던 FB(Fully Buffered)-DIMM(FBD)와 기본 구성이 비슷해 보이지만, 인터페이스를 직렬 연결하는 FB-DIMM과 다르게, 병렬 버스의 LR-DIMM에서는 버퍼 칩을 저렴하고 저전력인 구성이 가능하게 됩니다.

 

 

LRDIMM의 기술 개요

 

 

베모리 버퍼의 블럭 다이어그램

 

 

LRDIMM의 가격

 

 

서버에 적합한 LRDIMM

 

 

늦어진 DDR4의 로드맵

 

JEDEC의 서버용 DDR4 스펙에서 두드러지는것은 느린 속도로 고속화 발전이 진행된다는 것입니다. 아래 슬라이드는 오라클이 이번 컨퍼런스에서 공개한 JEDEC의 메모리 로드맵입니다. 오라클이니까 당연히 서버용 DDR4의 로드맵이 됩니다. 이 차트에는 재미있는 점이 몇가지 있습니다.

 

우선 DDR4의 고속화 발전이 천천히 진행되고 있다는 점이 두드러집니다. 서버용 메모리의 발전은 원래 PC보다 느리지만, 그 점을 감안해도 느린 페이스입니다. 이 로드맵은 2020년까지 DDR4가 발전하는 것으로 나와 있는데, DDR이나 DDR2에서 3년마다 전송율이 2배가 되고 다음 세대로 교체된 것과 달리, DDR3에서는 세대교체의 시작이 2014~2015년으로 7년 가까이 걸리게 됩니다. 이런 예상도를 보면 DDR4도 비슷한 속도의 느린 페이스로 세대교체가 이루어질 것임을 알 수 있습니다.

 

 

JEDEC의 DRAM 로드맵

 

 

DDR4 메모리의 로드맵

 

물론 로드맵은 바뀔 가능성도 있습니다. 그러나 지금 시점에서 보면 JEDEC이 DDR 계열의 고속화와 세대 교체를 서두르지 않는다는 점은 확실합니다. 오히려 대용량화와 저전력화를 중시하고 있습니다. DDR3(1.5V)에서는 저전압판 DDR3L(1.35V)이 등장했지만 DDR4(1.2V)에서도 저전압판 DDR4L (1.0〜1.0x V 사이)가 등장합니다. DDR4에서는 통산 전압판에서 저전압판으로 교체하는 로드맵이 되고 있습니다.

 

용량의 경우 나중에 설명할 3DS(TSV를 사용하는 DRAM의 적층 규격)에 의해 1개 칩의 패키지에 여러 DRAM 다이를 내장하는 것으로 용량을 늘리게 됩니다. DDR4_2H는 2-High(DRAM 다이를 2장 적층), DDR4_4H는 4-High, DDR4_8H는 8-High로 최대 8장까지 적층할 수 있습니다. 16G-bit DRAM을 적층한다면 1개의 패키징에 16GB(128Gbits)의 용량까지 넣을 수 있습니다.

 

그러니 DRAM 칩 자체의 대용량화는 무어의 법칙보다 늦은 페이스로 발전할 수밖에 없습니다. 위 그림대로 현재는 2Gbit가 메인스트림이지만 이것이 4Gbit로 바뀌면서 2019년에는 16Gbit까지 발전할 전망입니다. 그러나 무어의 법칙처럼 2년마다 2배가 되는 페이스에는 도달하지 못합니다. 그 제일 큰 이유는 제조 공정 기술 자체의 발전이 늦기 때문입니다. DRAM 제조 공정은 현재 30나노대인데 내년 이후에는 28나노 다음의 20나노 후반대의 다이가 되고, 2014년에는 22나노 정도의 20나노 전반대의 다이가 됩니다. 그러나 CPU의 제조 공정과 비교하면 발전 주기가 절반 정도밖에 안됩니다.ㅏ 그 때문에 DDR4에서는 적층 패키지가 중요합니다.

 

 

DRAM 내부를 4개의 독립 작동하는 그룹으로 분할

 

서버는 대용량이라는 제한이 있기 때문에 고속화가 늦어집니다. 그 때문에 DDR4를 PC에서 지원하게 되는 2014~2015년부터 고속화가 촉진될 것으로 보입니다. 다른 프리젠테이션에서는 DDR4의 고속화가 다소 빠른 페이스로 적혀져 있지만, 이 경우라고 해도 전체적으로 보면 DDR4의 발전 주기는 늦은 편입니다. 큰 그림에서 보면 DDR3부터 발전 주기가 느려짐을 알 수 있습니다. 이것은 메모리 대역이 부족한 시스템에서 DDR4와 더불어 다른 메모리 솔루션이 도입될 가능성을 시사하는 것입니다.

 

 

DRAM의 로드맵

 

DRAM은 원래 메모리 셀의 속도가 그리 발전하지 않았습니다. 인터페이스 속도를 빠르게 해도 코어의 속도는 느리기 때문에, 프리패치 기술을 사용하여 병렬 액세스함으로 전송율을 높이고 있습니다. JEDEC의 컨퍼런스에서는 DDR4의 프리패치 기술에 대해서도 밝하졌습니다. 이 컨퍼런스에서 DDR4의 설명을 한 삼성의 JS Choi는 이렇게 설명합니다.

 

"DRAM 세대가 발전해도 코어 클럭은 200MHz 정도를 유지하고 있습니다. 이것은 제조 공정과 셀 기술의 한계입니다. 여기에서 인터페이스 속도를 올리기 위해 프리패치를 사용해 왔습니다. DDR에서는 한번에 2개의 데이터를 액세스하여 2배의 전송을, DDR2에서는 4개의 데이터를 한번에 전송하여 4배의 전송을 해왔습니다. 여기에 맞춘다면 DDR4에서 프리패치 16이 되야 하지만, 그 대신 뱅크 그룹을 사용하는 방법을 선택했습니다."

 

"그 컨셉은 16개의 메모리 뱅크를 각각의 그룹으로 나눠, 각각의 그룹이 독립된 DRAM 컴포넌트처럼 작동하도록 하는 것입니다. 아래 슬라이드에서 왼쪽은 x4/x8 디바이스로, 4뱅크씩 4개의 그룹으로 나뉘어져 있습니다. 각각의 뱅크 그룹은 독립된 동작이 가능한데, 이 기술은 새로운 것이 아니며, GDDR5에서 사용하는 것과 거의 같은 것입니다."

 

 

뱅크 그룹 기술

 

GDDR5에서 가져와 사용하는 뱅크 그룹 기술입니다. 이 외에도 LPDDR과 비슷한 방식을 사용하는 부분도 있어, JEDEC이 지금까지 dRAM 규격을 집대성한것과 같은 기술이 되고 있습니다.

 

 

뱅크 그룹 기술로 버스와 DRAM 내부의 효율화를 도모함

 

DDR4 DRAM은 16뱅크이며, 이것이 4개의 뱅크 그룹(x4/x8 디바이스로)로 나뉘어져 있습니다. 4개의 뱅크에 따라 개별 커멘드를 발행하는 것이 가능합니다. 각각의 뱅크 그룹에 DDR3와 같은 프리패치 8n으로 액세스합니다. 하지만 인터페이스 속도에 맞추기 위해서는 프리패치 8n의 2배에 해당되는 데이터를 필요로 하게 됩니다. DDR4는 복수 뱅크에 액세스하여 이 갭을 메꾸게 됩니다.

 

"2개의 서로 다른 뱅크에 액세스할 경우에는 아무런 제약 없이 인터페이스 속도에 맞춘 전송을 할 수 있습니다. 컬럼 커맨드 사이의 간격인 tCCD(Column address to Column address Delay)를 기준으로 하여, 어떤 뱅크에 액세스한 다음, 다른 뱅크 그룹의 뱅크에 액세스할 경우에는 tCCD_S(가 4n 클럭이 되기에 액세스에 아무런 제약이 없습니다. 그러나 같은 뱅크 그룹의 뱅크에 액세스할 경우에는 tCCD_L이 되면서 액세스에 제약이 생기게 됩니다."

 

즉, 다른 뱅크 그룹에 액세스할 경우 DDR4의 전송 대역을 최대한 채울 수 있습니다. 하지만 같은 뱅크 그룹에 액세스할 경우에는 대역을 채울 수 없게 됩니다. 버스의 실효 대역에는 약간의 제약이 있는 것입니다.

 

 

뱅크 그룹의 제약

 

 

프리패치의 아키텍처

 

위 슬라이드에서는 tCCD_L이 다른 뱅크 그룹을 액세스, tCCD_S가 같은 그룹을 액세스하는 것으로 잘못 나와 있는데 이것은 반대로 해야 맞는 것입니다.

 

이렇게 뱅크 그룹을 사용하여 DDR4는 높은 전송율을 달성하고 있습니다. 이것은 CPU에서 메모리 엑세스 크기를 DDR3때와 마찬가지로 유지하여, 메모리 엑세스의 실제 효율을 높이는 것입니다. DRAM 내부를 그룹화하여 DRAM 내부의 효율을 높이고, DRAM 칩의 제조 가격을 낮추는 것입니다.

 

"DDR4는 DDR3와 비교하여 다이 오버헤드(다이 크기의 확대)가 5~6% 정도에 불과합니다. 다이 크기를 억제하는데 효과적이었던 것은 프리패치를 8로 유지한 것입니다. 만약 프리패치를 16으로 늘렸으면 다이도 5~7% 더 커졌을 것입니다. 실제로 DDR2에서 DDR3로 오면서 다이 오버헤드는 큰 편이었습니다"라고 설명합니다.

 

실질적으로 프리패치 16에 해당하는 메모리 엑세스를 가능하게 하는 뱅크 그룹에 의해, 아래 그림대로 DDR4에서 고속화가 가능하게 됐습니다. DDR4에서 현재 예정하고 있는 전송율은 3.2Gbps (3200Mbps)까지이지만, 지금까지의 사례를 볼 때 그보다는 높아질 가능성이 높아 보입니다.

 

 

DRAM 셀과 I/O 클럭과의 관계

 

DDR4에서는 제품 클럭의 변화가 지금보다 더 늘었습니다. 1600Mbps와 2133Mbps 사이에 1867Mbps가. 2133Mbps와 2666Mbps 사이에 2400Mbps가 추가되면서 보다 세밀한 단계로 클럭이 늘어나게 됐습니다. 이것은 고속화의 페이스가 둔화하는 것과 연관된 것으로 보입니다.

 

 

DDR4 이후에 TSV를 추진하는 JEDEC

 

DDR4에서는 TSV에 의한 적층 기술인 3DS를 사용하는 것도 중요 요소중에 하나입니다. 3DS는 메모리의 다이를 적층하여 1개의 패키징에 내장하는 것으로, 메모리 용량의 확대, 저전력, 높은 전송율, 고효율을 실현합니다. CPU와 3DS 사이의 인터페이스는 DDR4지만 적층되는 다이 사이를 광역 인터페이스로 접속할 수 있습니다.

 

 

3DS의 기술

 

 

3DS의 특징

 

 

TSV에 의한 적층 기술

 

JEDEC은 3DS를 DDR4에서 갑작스럽게 도입하는 것이 아니라 DDR3에서도 시험적으로 도입하려 하고 있습니다. 기술적으로 DDR3와 DDR4의 3DS는 서로 비슷합니다. 지금까지의 DRAM 적층 패키지 DDP나 QDP와 제일 큰 차이는 TSV를 사용하는 것과 마스터-슬레이브 방식을 사용하는 것입니다. CPU와의 DDR3/DDR4 인터페이스는 마스터의 DRAM 다이에 내장하며, 마스터 다이와 슬레이브 다이 사이는 전용 인터페이스로 연결됩니다. 이 아키텍처에 의해 저전력화와 고속화가 실현됩니다.

 

 

DDR3에서 3DS를 시험 도입

 

 

3DS의 내부 접속

 

 

마스터와 슬레이브의 인터페이스

 

JEDEC은 TSV에 의한 3DS를 DDR4 뿐만 아니라 DDR3 세대로 이끌어 왔습니다. 그러나 TSV의 양산 준비에 대해서는 JEDEC 내부에서도 견해가 갈리고 있습니다. 이번 컨퍼런스에서 Bill Gervas는 TSV가 최소한 2016년까지는 준비되지 않을 것이라고 발언한데 비해, Desi Rhoden(Chairman, JEDEC JC-42: Solid State Memories)은 TSV가 이미 준비되어 있다고 반박하고 있습니다.

 

 

TSV의 조기 도입을 반박하는 슬라이드

 

또한 TSV를 사용하는 DDR4와 다른 고성능 메모리 기술도 공개되었습니다. 일부에서 울트라 와이드 I/O라고 부르는 기술로서, 실리콘 인터포저 등을 사용하여 TSV를 사용하지 않는 CPU나 GPU에서 TSV를 사용하는 고속 메모리에 직접 액세스할 수 있도록 하는 것입니다. GDDR5의 다음 그래픽 메모리 규격으로 알려진 스펙들은 이런 것들이 있습니다.

 

 

와이드 I/O와의 비교