12월 초에 미국 워싱턴 DC에서 개최된 전자 장치 기술 관련 국제 컨퍼런스인 IEDM 2015(2015 IEEE International Electron Devices Meeting)에서 발표된 볼만한 것들을 모아서 정리했습니다.

 

 

마침내 베일을 벗은 인텔-마이크론 연합의 초 대용량 3D NAND 기술

http://pc.watch.impress.co.jp/docs/column/semicon/20151210_734478.html

 

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왼쪽은 2015년 3월 25일에 발표한 것, 오른쪽은 12월 7일에 발표한 것으로 수직 하중 메모리 셀은 32층이 됩니다. MLC는 256Gbit, TLC 384Gbit의 용량을 실현하는 동일한 실리콘 다이입니다. 면적은 168.5제곱mm. 저장 밀도는 MLC가 1.52Gbit, TLC가 2.28Gbit입니다.

 

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삼성이 작년 2월에 발표한 128Gbit 3D NAND 칩은 TLC 기반에 저장 밀도가 1.86Gbit였으니까, 인텔-마이크론이 개발한 칩이 역대 최고의 밀도를 달성한 셈입니다.

 

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여기에선 플로팅 게이트 방식의 3D NAND 셀의 구조와 제작 방법이 공개됐습니다. 메모리 셀은 글쭉한 채널을 배치한 구조로 기본적으론 삼성이나 도시바와 다르지 않습니다. 채널을 공유하는 메모리 셀이 전기적으로 분리됐다는 게 큰 차이점이지요. 녹색은 컨트롤 게이트, 노란색은 게이트 사이의 절연막 IPD, 노란색은 절연층, 보라색은 플로팅 게이트, 분홍색은 터널 절연막, 하늘색이 채널입니다.

 

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채널을 위한 길쭉한 구멍(홀)에서 컨트롤 게이트를 에칭으로 얕게 제거, 컨트롤 게이트와 플로팅 게이트 사이의 절연막과 플로팅 게이트 층을 형성, 플로팅 게이트는 형성 초기에 채널용 홀 내벽 전체를 덮으나 컨트롤 게이트 층에 형성한 부분만 남기고 제거합니다. 이로서 인접한 셀 사이가 완전히 분리됩니다.

 

삼성과 도시바가 쓰는 차지 트랩 방식의 3D 낸드 셀은 충전 포획을 맡은 산화 질화막이 세로로 인접한 메모리 셀 사이에 연속적으로 존재, 전기적인 결합이 남습니다. 그래서 메모리 셀의 이론적인 컨트롤 기능은 플로팅 게이트 방식이 더 성능이 뛰어나다는 게 인텔-마이크론의 주장입니다. 여기에 어떤 공정을 썼는지는 발표되지 않았으나 메모리 셀이 0.00078제곱μm고 32층 3D 낸드 기술이니까 50nm로 추정됩니다.

 

3D 낸드 기술은 평면 기술보다 메모리 셀의 게이트 전압 차이가 작아, 인접한 메모리 셀 사이의 전기적 간섭이 크게 줄어든다는 장점이 있습니다. 20nm 평면 기술로 만든 낸드 플래시에 비해 게이트 전압의 차이가 절반, 인접 메모리 셀 사이의 전기적 간섭은 1/5로 줄어들었다고 하네요. 또 프로그램/삭제 동작에 의해 발생하는 전압은 모두 10V라서 인접한 셀 사이의 간섭을 크게 줄일 수 있고, 덕분에 TLC를 도입하기 훨씬 쉽습니다.

 

인텔-마이크론이 개발한 3D 낸드 칩은 플로팅 게이트 방식의 메모리 셀을 썼다는 것 외에, CMOS 로직(주변 회로)와 메모리 셀 어레이를 적층해 실리콘 면적을 줄였다는 특징이 있습니다. 구체적으로는 워드 라인 디코더 회로의 센스 앰프 회로를 기본으로 하여 메모리 셀 어레이를 위쪽에 배치합니다. 그래서 금속 배선이 4층 늘어났지요. 이 중 2층은 메모리 셀 어레이의 하단에 위치해 상단의 메모리 셀 어레이와 하단 CMOS 회로를 연결, 나머지 2층은 메모리 셀 어레이의 상단에 위치해 1층이 비트라인, 1층이 전원 버스입니다.

 

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기술 해설 강좌에 낸드 플래시 메모리 기술의 해설을 맡은 삼성은 3D 낸드 플래시가 앞으로 주변 회로 CMOS 로직과 메모리 셀 어레이를 적층, 실리콘 면적을 줄이겠다는 Cell Over Peri 아이디어를 발표한 바 있습니다. 인텔-마이크론 연합 뿐만 아니라 3D 낸드 플래시 자체가 주변 회로와 메모리 셀 어레이를 적층하는 추세가 된다는 말이 되겠습니다.

 

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인텔-마이크론은 이번 실리콘에 쓴 3D 낸드 기술을 1세대라 부릅니다. 2세대 기술은 2016년 2월의 ISSCC에서 발표될 가능성이 큰데요, 이미 발표된 ISSCC 프로그램을 보면 인텔이 768Gbit 3D 낸드 플래시 메모리를 발표할 예정이라고 나와 있기 때문입니다. 지금은 384bit를 168.5제곱mm의 실리콘에 넣었는데, 2세대에선 768Gbit를 179.2제곱mm에 넣는 것입니다. 용량은 두배인데 실리콘 면적은 6% 커진 게 전부지요.

 

2세대 3D 낸드 기술은 세로 방향으로 적층하는 메모리 셀이 늘어날 것이 확실해 보입니다. 1세대는 32층인데 2세대는 48층이나 64층이 될 것으로 보입니다. 메모리 기술은 여전히 3비트 TLC를 유지, 제조 공정은 메모리 셀의 적층 수에 따라 달라집니다. 48층은 제조 공정 크기를 줄여 실리콘 면적이 늘어나는 걸 막으며, 64층은 1세대와 같은 공정을 쓸 것으로 보입니다.

 

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3D 낸드 기술의 저장 밀도 향상. 2015년 2월 11일과 12월 8일에 마이크론이 발표한 로드맵.

 

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3D 낸드 기술의 저장 용량 당 비용 개선. 2015년 2월 11일과 12월 8일에 마이크론이 발표한 로드맵.

 

낸드 플래시 메모리 기술이 평면 기술에서 3D 낸드 기술로 전환하는 게 명확해진 건 256Gbit 제품에서부터입니다. 128Gbit의 싱글 다이는 평면 기술과 3D 낸드 기술이 섞여 있어, 3D 낸드 칩의 생산 공정에서 문제가 발생해도 평면 기술로 바꾸면 됐습니다. 3D 낸드 기술이 독립한 256Gbit 제품은 아직 본격적인 양산이 이루어지지 않았습니다. 그런 수준에서 3배의 저장 용량을 지닌 다이가 나오는 건 꽤나 파격적인 변화지요.

 

 

도시바, L2 이후의 캐시를 모두 MRAM으로 구성하는 저전력, 저비용 기술

http://pc.watch.impress.co.jp/docs/news/event/20151210_734644.html

 

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도시바는 L2 이후의 온칩 캐시를 SRAM/eDRAM에서 STT-MRAM으로 바꿔 고성능 대규모 프로세서와 SoC의 소비 전력과 제조 비용을 줄이는 기술을 개발했습니다. SRAM은 성능이 높으나 소비 전력이 높으며 차지하는 면적도 메모리 기술 중 가장 높습니다. 그래서 실리콘 면적이 작은 eDRAM을 쓰기도 하지만 이것도 대기 상태의 소비 전류가 높다는 단점이 있습니다.

 

반면 비휘발성 메모리는 대기 상태의 소비 전류가 이론적으론 0이고, SRAM보다 메모리 셀이 차지하는 면적이 작습니다. 그 중에서도 STT-MRAM은 읽기/쓰기 수명이 반영구적이고 랜덤 액세스가 비교적 빨라 캐시를 이걸로 대체하려는 것입니다.

 

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L3와 L2 캐시. 2014년 12월의 IEDM에선 라스트 레벨 캐시만 STT-MRAM으로 바꾸고 다른 캐시는 SRAM을 유지했는데, 프로세서의 처리 성능은 7% 떨어졌으나 평균 소비 전력은 60%가 줄었습니다. 그리고 2015년에는 L2와 L3를 SRAM에서 STT-MRAM으로 대체한 개발 성과를 발표했습니다.

 

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이 기술의 핵심은 캐시 레벨에 따라 STT-MRAM의 메모리 셀 기술을 최적화한 것입니다. 빠른 속도를 필요로 하는 L2 캐시는 2개의 트랜지스터와 2개의 자기 터널 접합(MTJ)로 1개의 메모리 셀을 구성합니다. 그리고 고밀도가 필요한 L3-라스트 레벨 캐시는 1개의 트랜지스터와 1개의 MTJ가 1개의 메모리 셀을 구성하는 아키텍처를 썼습니다. 또 MTJ의 크기를 상위 레벨로 갈수록 줄여, 데이터 쓰기 전류가 늘어나는 걸 억제했습니다.

 

MTJ의 열 안정성 계수인 Δ 델타도 캐시 레벨에 맞춰 조정했습니다. 저장된 데이터의 수명이 긴 라스트 레벨 캐시는 Δ 델타를 확대해 열 안정성을 높입니다. 허나 Δ 델타가 크면 쓰기 속도가 빠를수록 소비 전력이 늘어납니다. 그래서 L3 캐시에선 Δ 델타가 LLC보다 낮으며 L2 캐시는 Δ 델타가 L3 캐시보다 더 작습니다.

 

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여기에선 STT-MRAM 기술을 온칩 캐시로 사용한 프로세서와 기존의 SRAM 기술을 쓴 프로세서의 명령어 실행 속도와 에너지 소비량을 비교했습니다. 4개의 CPU 코어와 256KB L2 캐시, 8MB L3 공유 캐시를 쓴 프로세서입니다.

 

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시뮬레이션 결과 명령 실행 속도는 평균 2% 줄어드는 것으로 그친 반면, 명령을 실행하는 데 필요한 에너지는 1/4로 크게 줄었습니다. STT-MRAM 기술의 도입으로 성능 저하 없이 전력을 대폭 줄일 수 있는 게 확실해진 셈입니다.

 

 

기억 밀도를 5배까지 향상한 트랜지스터 SRAM 셀 기술

http://pc.watch.impress.co.jp/docs/column/semicon/20151217_735749.html

 

SRAM은 프로세서의 캐시나 마이크로 컨트롤러의 작업 메모리로 씁니다. SRAM은 CMOS 로직과 같은 공정으로 제조할 수 있으며, DRAM처럼 제조 공정에 캐패시터를 추가하는 공정을 별도로 할 필요가 없다는 장점이 있습니다. 단점은 저장 밀도가 낮다는 것. 표준 SRAM 메모리 셀은 6개의 트랜지스터를 필요로 하는데 비해, DRAM은 1개의 트랜지스터와 1개의 캐패시터 메모리 셀로 구성됩니다. 구성 소자의 수만 비교해도 3배 차이가 납니다.

 

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따라서 DRAM 셀의 제조 공정을 CMOS 로직과 호환되는 것으로 바꾸고 리프레시 자동 컨트롤을 추가하거나 주변 회로를 SRAM과 마찬가지로 취급할 수 있도록 변경한 메모리 기술이 1990년대 말에 등장한 1T-SRAM입니다. 미국의 MoSys가 개발했지요. 실리콘 면적을 50~70% 줄이고 제조 비용을 70% 줄일 수 있는 것이 특징입니다.

 

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일반적인 대용량 dRAM의 입체 캐패시터와 달리 평면 캐패시터를 사용해 제조 공정이 CMOS 로직과 호환됩니다. 이걸로 대규모 프로세서의 라스트 레벨 캐시와 SoC의 대용량 작업 메모리를 대체했으며, 1T-SRAM이 아닌 eDRAM이라고 부르기도 합니다. 사실 이쪽이 더 많이 쓰이는 것 같지만.

 

단점은 메모리 셀을 줄이는 게 1/3에 그치며, 리프레시와 대기 상태에서 전류를 소비한다는 것입니다. 셀 면적의 축소에 한계가 있는 건 평면 캐패시터가 어느 정도의 면적을 필요로 하기 때문이며, 캐패시터를 입체화해 셀 면적을 줄일 수 있으나 제조 비용이 CMOS 로직보다 늘어나게 됩니다. 또 대기와 리프레시의 소비 전류는 메모리 노드가 캐패시터라서 피할 수 없습니다.

 

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이러한 문제를 해결하기 위해 본격적인 원 트랜지스터 SRAM 기술인 1-transistor (1T) Bi-SRAM이 개발됐습니다. 미국의 벤처 기업인 Zeno 반도체와 반도체 기업인 마벨, 스탠포드 대학이 공동 개발한 것인데, Zeno는 스탠포드의 연구원 위주로 설립된 곳입니다.

 

여기에서 개발한 기술은 CMOS 로직과 호환되는 공정으로 만들어지며, 리프레시 동작이 없고 MOS 트랜지스터보다 약간 큰 면적으로 SRAM 셀을 제공합니다. 메모리 셀의 면적은 6 트랜지스터 SRAM 셀의 1/5, MoSyS의 1T-SRAM(eDRAM)보다 저장 용량당 실리콘 면적이 작아 제조 비용을 줄일 수 있습니다.

 

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1개의 n채널 MOS FET과 2개의 세로형 바이폴라 트랜지스터를 일체화했습니다. 바이폴라 MOS FET의 n형 소스(혹은 드레인)이 방출 p형 우물 기반을 포함한 n형 웰 컬렉터의 3층 구조가 됩니다. n형 웰은 표면의 전극(충전 주입기)를 통해 전압을 제어합니다.

 

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2개의 수직 바이폴라 베이스를 공유하며 베이스 부분(p형 웰)은 전기적으로 플로팅 상태입니다. 여기에 워드라인(게이트), 비트라인(드레이), 소스 와이어(소스), 충전 주입기(콜렉터)의 전압 값을 적절하게 조정하면 플로팅 기반으로 2개의 안정적안 상태를 일으킬 수 있습니다. p형 웰의 포텐셜이 낮은 상태에서 안정화하면 논리값이 높음-드레인 전류가 높은 데이터 1, 포텐셜이 높은 상태에서 안정화하면 논리 값이 낮음-드레인 전류가 낮은 데이터 0이 됩니다.

 

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1T Bi-SRAM 셀의 단면 관찰. 왼쪽은 전자 현미경 SEM, 오른쪽은 스캐닝 현미경인 SCM으로 촬영한 것.

 

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이것의 핵심은 수직형 바이폴라 콜렉터에 포함된 n형 충전 주입기의 전압입니다. 여기에 일정한 바이어스 전압을 인가해 플로팅 기반에서 2개의 안정 상태가 발생하기 때문입니다. 충전 인젝터 전압이 3V일 때 p형 웰의 전압 전류 특성을 보면 φFB1과 φFB0가 발현합니다. 이 바이어스 전압이 존재한다는 걸 전제로 워드 라인과 비트 라인, 소스 라인의 전압을 조정해 읽기/쓰기, 대기(데이터 유지) 작업을 실행합니다.

 

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메모리 셀의 동작 조건입니다. 숫자의 단위는 V. 1이 쓰기, 0이 쓰기, 읽기/대기의 차지 인젝터 전압은 2V로 일정합니다.

 

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충전 주입기 CI의 전압이 2V일 때의 게이트 전압-드레인 전류 특성의 측정 결과, 데이터 1을 포함할 경우 드레인 전류가 높습니다.

 

여기에선 28nm CMOS 로직 호환 프로세서에서 메모리 셀을 제작한 결과를 공개했습니다. 1T Bi-SRAM 셀의 실리콘 면적은 0.25제곱μm로 매우 작았습니다. 설계 공정의 제곱에 비해 어느 정도의 크기를 나타내는지를 표기하는 매개 변수는 F2의 32배, 32F2가 됩니다. 설계 공정이 작으면 메모리 셀 면적이 작아지는 것이 당연하기에, 설계 공정이 주는 영향을 제거하고 메모리 셀 기술을 비교할 때 이 변수를 쓰는 경우가 많습니다.   

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이 변수를 기존의 대규모 고성능 프로세서를 위한 eDRAM 기술과 비교해 봅시다. 인텔의 22nm 기술 eDRAM 메모리 셀은 0.029제곱μm로 충분히 작지만, 제조 공정 F가 22nm니까 F2로 환산하면 60배, 60F2가 됩니다. 즉 1T Bi-SRAM 셀의 2배에 가까운 실리콘 면적이 필요한 셈입니다.

 

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IBM이 22nm 기술로 개발한 eDRAM 메모리 면적은 0.026제곱μm로 더 작지만, F2로 환산하면 54배, 54F2가 됩니다. 이 역시 1T Bi-SRAM 셀의 32F2에 비해 상당히 크지요. 또 IBM의 eDRAM 셀은 CMOS 로직과 프로세스 기술이 크게 다릅니다. 실리콘에 가늘고 깊은 홈을 파서 캐패시터를 형성했기 때문입니다.

 

아직 1T Bi-SRAM의 셀 어래에 구조와 고속, 고주파 특성은 발표되지 않았습니다. 앞으로 발표를 두고 봅시다.

 

 

올림푸스, 가시 광선 및 적외선 관찰 상을 동시에 촬영하는 CMOS 이미지 센서

http://pc.watch.impress.co.jp/docs/news/event/20151214_735136.html

 

올림푸스는 가시 광선으로 관찰한 이미지와 적외선으로 관찰한 이미지를 동시에 촬영하는 이미지 센서를 개발했습니다. CMOS 이미지 센서의 센서 부분인 광전 변환 소자, 포토 다이오드는 빛의 명암에 따라 전기 신호를 만들어냅니다. 이 말인즉 색을 판별할 수 없다는 것이며, 센서 혼자는 흑백 이미지만 만들 수 있다는 것이지요. 그래서 CMOS 이미지 센서는 포토 다이오드(촬상 화소)마다 서로 다른 색성의 컬러 필터를 장착, 가시광의 컬러 이미지를 얻어냅니다. 일반적으론 빛의 삼원색인 적색, 녹색, 청색 필터를 일정한 법칙에 따라 화소에 배열합니다.

 

가시광선의 컬러 이미지를 촬영하는 CMOS 이미지 센서는 컬러 필터 외에도 적외선 차폐 필터를 수광부 전체에 붙이는 것이 일반적입니다. 이건 적외선이 컬러 필터를 통과하기 때문입니다. 적외선 빛이 포토 다이오드에 들어가면 촬영된 이미지의 색상이 사람의 눈으로 보는 것과 다른 식으로 찍히게 됩니다. 이를 막기 위해 적외선 필터가 필요합니다.

 

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올림푸스가 개발한 이미지 센서는 일반적인 컬러 필터가 적외선을 투과시키는 특성을 이용했습니다. 이미지 센서의 포토 다이오드 어레이를 상위 계층과 하위 계층으 2층으로 구성, 적외선 필터를 갖추지 않은 가시 광선 이미지 센서에서 입사광을 먼저 받고, 일부 적외선은 상위 계층을 관통해 바닥의 포토 다이오드 어레이에서 받아들입니다. 그럼 바닥 층에선 적외선 이미지를 촬영하지요. 상위 계층의 신호를 가지고 바닥 층의 신호를 조절해 가시 광선의 촬영 이미지를 재구성합니다. 위 사진에서 위쪽이 가시 광선, 아래가 적외선 이미지입니다.

 

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실리콘 웨이퍼 접합 기술을 사용해 이미지 센서를 만들었습니다. 위에서부터 마이크로 렌즈 어레이, 컬러 필터 어레이, 포토 다이오드 어레이의 다층 배선층, 접합 층까지가 상위 기판이며, 하위 기판은 접합층의 아래쪽과 다층 배선층, 포토 다이오드 어레이로 구성됩니다.

 

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상위/하위 실리콘을 붙여 맞출 때 두 층의 화소가 정확히 겹치도록 위치를 맞추는 것이 중요하다고 합니다.

 

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프로토타입 센서의 화소 수는 4224x240, 화소 크기는 3.8μm, 제조 기술은 0.18μm CMOS 1층 다결정 실리콘, 6층 금속 배선을 씁니다.

 

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실험에선 중심 파장 900nm, 대역폭 60nm의 적외선 LED를 비춰 3종류의 촬영 이미지를 동시에 얻어냈습니다. 위는 가시 광선 이미지에 적외선 신호를 더한 것으로 오른쪽에 빛이 퍼진 게 보입니다. 중앙은 가시 광선 이미지로 적외선 성분을 뺀 것, 아래는 적외선 이미지입니다. 적외선은 피부 아래의 정맥을 찍는 데 적합하며, 정맥 패턴을 이용한 개인 인증에 활용할 수 있습니다.

 

이 센서는 색상 선택 필터의 분광 특성을 조정하거나 상위 계층의 두게를 조절해 바닥 층 센서의 분광 특성을 제어할 수 있습니다. 분광 특성이 다른 6종류의 화소(상위 계층과 하위 계층에 3화소)가 존재하기에 용도에 따라 이미지 센서의 특성을 조정 가능합니다.

 

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내시경 검사에서 특정 파장을 띠는 빛을 관찰하는 것이 가능합니다. 올림푸스는 이미 NBI (Narrow Band Imaging)를 개발하고 이를 탑재한 내시경 시스템을 상품화한 바 있는데요.

 

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기존의 내시경 이미지(왼쪽)에 비해 NBI(오른쪽) 기반 이미지는 더욱 선명하게 악성 종양을 관찰할 수 있습니다.

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