기글 하드웨어 뉴스 리포트 - 차세대 그래픽과 모바일을 지원하는 초고속 DRAM

출처: :	http://pc.watch.impress.co.jp/docs/news/...43223.html

차세대 그래픽 메모리와 모바일 메모리 등을 겨냥한 초고속 DRAM 기술의 개발 성과가 첨단 반도체 기술 국제 회의인 ISSCC 2016에 대거 등장했습니다. DRAM 최대 공급 업체인 삼성 전자와 DRAM 주요 업체인 SK 하이닉스가 각각 2건의 프로토타입 칩을 발표했습니다. 삼성전자는 GDDR5 메모리와 HBM2, SK 하이닉스는 HBM2와 Wide-IO2 메모리를 각각 선보였습니다.

싱글엔드 핀 당 9Gbit/sec의 초고속 GDDR5 메모리

삼성전자는 입출력 핀 당 데이터 전송 속도가 9Gbit/sec로 매우 높은 GDDR5 DRAM을 개발하고 기술 개요를 발표했습니다(강연 번호 18.1). GDDR5는 그래픽 전용 고속 메모리의 규격 스펙인 GDDR(Graphics Double Data Rate)의 제 5세대를 의미합니다. GDDR 시리즈의 표준 스펙은 업계 단체인 JEDEC가 책정을 계속해 왔습니다. GDDR5 DRAM의 양산은 2008년에 시작돼 그래픽용 DRAM 중에선 역사가 꽤 깁니다.

입출력 핀 당 데이터 전송 속도가 9Gbit/sec로 매우 높은 GDDR5 DRAM 실리콘 다이 사진(왼쪽)과 주요 스펙(오른쪽). ISSCC 2016의 강연 슬라이드에서 발췌.

9Gbit/sec의 데이터 전송 속도는 싱글 엔드 출력의 반도체 메모리 중에선 가장 빠를 가능성이 높습니다. 삼성전자는 2011년 ISSCC(ISSCC 2011)에서 입출력 핀 당 데이터 전송 속도가 7Gbit/sec로 매우 높은 GDDR5 DRAM을 발표했습니다(논문 번호 28.6). 이 속도도 당시 반도체 메모리의 싱글 엔드 출력에선 역대 최고 속도로 여겨졌습니다. 5년만에 최고 속도 기록을 다시 쓴 것입니다.

삼성이 2011 년 ISSCC에서 발표한 입출력 핀 당 데이터 전송 속도가 7Gbit/sec로 빠른 GDDR5 DRAM 실리콘 다이 사진(왼쪽)과 주요 사양 (오른쪽). ISSCC 2011의 논문집에서.

5년 전 ISSCC에서 삼성이 발표한 GDDR5 DRAM은 메모리 용량이 2Gbit, 입출력 버스 폭이 32bit, 데이터 전송 속도가 28GB/sec, 실리콘 다이 면적이 80.6제곱mm, 제조 기술이 40nm CMOS입니다. 이번 ISSCC에서 삼성이 발표한 GDDR5 DRAM은 메모리 용량이 8Gbit, 입출력 버스 폭이 32bit, 데이터 전송 속도가 36GB/sec, 실리콘 다이 면적이 62.04제곱mm, 제조 기술이 20nm CMOS가 됐습니다. 저장 용량은 4배 증가했고 데이터 전송 속도는 약 1.3배 향상, 제조 기술은 50%에 미세화되면서 저장 밀도도 5.2 배 늘었습니다.

300GB/sec의 초 광대역을 입증 한 HBM2 DRAM

GDDR5 DRAM의 속도는 교착 상태를 맞고 있습니다. 삼성이 이번 ISSCC에서 빠른 성능을 더욱 향상 시켰다고 해도, 상당한 고급 기술을 여럿 구사한 것이라, 오히려 개발 속도가 매우 어려워진 상황을 알렸다고 볼 수도 있습니다.

GDDR5 DRAM을 대체하기 위해 업계 단체 JEDEC가 기술 사양을 책정한 고속 메모리가 HBM (High Bandwidth Memory)입니다. ISSCC 2016에서 HBM의 2세대(HBM Gen2 혹은 HBM2)에 해당되는 DRAM의 개발 성과를 삼성 전자(강연 번호 18.2)와 SK 하이닉스(강연 번호 18.3)가 각각 발표했습니다.

HBM은 2개 또는 4개, 8개의 DRAM 실리콘 다이를 TSV(실리콘 관통 전극) 기술로 적층하고, 8채널 × 128bit(128 핀)의 넓은 입출력 버스를 갖춰 데이터 전송 속도를 높입니다. 1세대의 HBM Gen1(HBM1)는 핀당 데이터 전송 속도 1.0Gbit/sec입니다. GDDR5 및 DDR4 등의 DDR 계 메모리에 비해 핀당 데이터 전송 속도를 낮게 해서 출력 드라이버의 설계 및 제조를 쉽게 하고, 실리콘 다이의 수율 향상 및 제조 비용 절감을 노리고있습니다. 그래도 전체적으로는 128GB/sec의 DDR 계열 메모리를 훨씬 뛰어 넘는 높은 데이터 전송 속도를 가집니다.

HBM(High Bandwidth Memory)의 구조도와 대표적인 구현 형태. HBM DRAM 실리콘 다이를 TSV 기술로 적층한 코어 다이 스택과 최하층의 제어 회로인 버퍼 다이로 구성됩니다. HBM과 CPU 또는 GPU의 실리콘 다이를 동일한 실리콘 다이(실리콘 인터포저)에 넣어 하나의 패키지로 밀봉합니다. 시스템 인 패키지(SiP : System in Package)'라고 부르는 소형/고밀도 패키지 구조입니다. 유의해야 할 것은 DRAM 다이 적층 수가 변해도 HBM의 높이를 변경하지 않도록 최상층의 DRAM 다이의 두께를 조정한다는 것입니다. SiP의 조립 공정을 단순화한다는 점에서 이 연구는 중요합니다. ISSCC 2016의 강연 슬라이드에서.

HBM의 2세대 HBM2는 입출력 핀 당 데이터 전송 속도를 2배인 2Gbit/sec로 증가해 전체 데이터 전송 속도를 256GB/sec로 2배 향상시킨 것이 주요 변경 사항입니다. 또한 전체 대역의 사양이 개선됐습니다. 1세대인 HBM1에선 DRAM 실리콘 다이를 4개 또는 8개 적층해야만 전체 대역(128GB / sec)를 낼 수 있었습니다. 2개 적층에선 전체 대역폭의 절반(64GB/sec) 밖에 나오지 않습니다. 이에 비해 HBM2는 DRAM 다이의 2장 적층으로도 전체 대역(256GB/sec)을 낼 수 있도록 구조를 개선했습니다. 구체적으로는 실리콘 다이 당 입출력 버스 폭을 HBM1의 256bit에서 HBM2에서 최대 512bit로 변경했습니다.

HBM1(왼쪽)과 HBM2(오른쪽)의 성능 비교. ISSCC 2016의 강연 슬라이드 (SK 하이닉스)에서.

ISSCC에서 발표 된 HBM2의 실측 성능은 표준 스펙인 256GB/sec를 넘어섭니다. 삼성의 샘플이 307GB/sec, SK 하이닉스의 샘플이 301GB/sec를 달성했습니다. 두 회사 모두 상당히 완성도 높은 메모리를 제조할 수 있다는 것을 알 수 있습니다.

삼성이 만든 HBM2의 실제 측정 성능. 입출력 핀 당 2,400Mbit/sec의 속도(전원 전압 1V)가 나옵니다. ISSCC 2016의 강연 슬라이드에서.

삼성이 만든 HBM2 실리콘 다이 사진과 메모리의 개요. ISSCC 2016의 강연 슬라이드에서.

SK 하이닉스가 만든 HBM2의 실측 성능. ISSCC 2016의 강연 슬라이드에서.

SK 하이닉스가 만든 HBM2 실리콘 다이 사진. ISSCC 2016의 강연 슬라이드에서.

빠른 속도와 낮은 전력을 모두 갖춘 Wide-IO2 메모리

빠른 속도와 낮은 소비 전력을 모두 갖춰 전력 효율을 추구하는 스펙이 Wide-IO2 메모리입니다. DDR 계열 메모리에 비해 데이터 전송 속도를 높인 것과 동시에 전송 속도 당 소비 전류는 낮게 유지한 Wide-IO2 기술 스펙을 업계 단체인 JEDEC가 책정했습니다. ISSCC 2016에서 SK 하이닉스는 Wide-IO2 규격에 준거한 DRAM의 시험 결과를 발표했습니다(강연 번호 18.4).

Wide-IO2 메모리는 입출력 버스 폭을 512bit(512핀)으로 넓게 확보해 빠른 데이터 전송을 실행, 핀 당 데이터 전송 속도를 낮게 유지하여 소비 전력을 줄일 수 있습니다.

메모리의 기본 구성은 2개의 실리콘 다이에 의한 SiP(시스템 인 패키지)입니다. 하나는 DRAM 다이고 다른 하나는 인터포저지요. 인터포저는 제어 로직 회로와 TSV 전극을 만들고, 패키지 기판 위에 인터포저가 페이스 다운으로 연결되며, 인터 포저 뒷면에 DRAM 다이가 역시 페이스 다운으로 연결됩니다.