트랜지스터 밀도 향상을 가속시켜 처리 비용 상승을 상쇄

2016년의 반도체 학회 ISSCC(IEEE International Solid-State Circuits Conference)에서 인텔의 제조 부문을 총괄하는 William M. Holt(Executive Vice President, General Manager, Technology and Manufacturing Group, Intel 등)는 무어의 법칙이 계속된다는 연설을 발표했습니다. 여기서 핵심은 최신 공정의 개발 비용이 늘어나도, 프로세스 미세화로 제조 비용이 훨씬 저렴해지기에, 무어의 법칙이 계속될 수 있다는 것입니다.

이 이야기에서 핵심은 프로세스 미세화에 의한 비용 절감입니다. 그러나 현재의 반도체 공정에서는 바로 이 점에 의문이 제기되고 있습니다. 미세화 된 20nm 이하 공정에선 R&D 비용 뿐만 아니라 프로세스의 웨이퍼 비용도 늘어나고, 그 결과 미세화에 의한 비용 절감의 비율이 감소한다는 지적이 있습니다.

전체 공정에선 더블 패터닝 등의 도입에 의해 제조 공정의 비용이 급상승하고 있으며, EUV가 되면 한층 더 증가합니다. 또한 트랜지스터도 앞으로 새로운 재료와 새로운 구조의 도입으로 더욱 복잡해질 가능성이 높습니다.

하지만 인텔은 그것도 문제가 없다고 말합니다. 프로세스와 웨이퍼 비용이 급상승하는 점은 인텔도 인정하고 있습니다. 아래의 슬라이드의 왼쪽에 있는 그래프가 웨이퍼 면적 당 처리 비용인데요. 14nm, 10nm 등의 최신 공정에선 면적 당 비용이 급격히 오르고 있습니다. 더블 패터닝 노광과 FinFET 등의 새로운 요소가 추가되면서 웨이퍼 당 제조 비용이 오르게 됩니다.

인텔이 꼽은 3개의 주요 그래프. 왼쪽부터 웨이퍼의 면적/제조 원가 비율, 트랜지스터/면적 비율, 트랜지스터/가격 비율

인텔은 이러한 트렌드에 대응하기 위해 트랜지스터 밀도를 기존보다 더 크게 높이고 있는 중입니다. 이것을 보여주는 게 슬라이드 중앙에 나온 그래프지요. 이것은 트랜지스터가 차지하는 면적을 나타내는데 파란색은 기존의 트랜지스터 밀도 향상 곡선입니다. 기존엔 1세대마다 트랜지스터 밀도가 2배로 상승했으나 14nm 공정 이후엔 그 이상으로 늘어납니다. 10nm에선 더욱 높아지지요. 인텔은 7nm 공정에서도 2배 이상의 밀도 향상을 계속할 수 있을 것이라 확신합니다.

반도체 칩 원가의 기준이 되는 건 웨이퍼 제조 원가를 트랜지스터의 수로 환산한 CPT(Cost Per Transistor)입니다. CPT가 낮아질 경우 기존과 같은 규모의 칩을 보다 저렴하게 만들 수 있게 됩니다. 인텔은 웨이퍼의 비용 상승 이상으로 트랜지스터의 밀도를 높여 CPT를 낮추는 데 성공했다고 주장합니다.

인텔의 CPT 비교

파란색이 전통적인 CPT 그래프로 트랜지스터 당 비용은 세대마다 약 70%, 엄밀하게는 69% 정도 줄었습니다. 그러나 14nm 이후 트랜지스터의 CPT는 기존보다 빠른 속도로 떨어지고 있습니다. 그 결과 인텔이 위에서 언급한 경제 법칙이 가능해진 것입니다.

트랜지스터 당 제조 비용이 상승하면 프로세스 R&D 비용을 더했을 경우 마진을 오히려 까먹기에 인텔의 주장대로 프로세스의 미세화에 의한 비용 절감 효과를 볼 수 없게 됩니다. 그 손익분기점은 CPT가 86%인 경우이며, 거기까지 올라가면 공정 미세화에 의한 비용 절감 효과가 사라집니다. CPT는 확실히 중요한 지표지만 현재 인텔의 프로세스 개발은 7nm 세대까지는 좋은 CPT를 유지하기에 괜찮다고 합니다.

거대한 파운드리 기업은 트랜지스터 밀도가 우수함

인텔은 트랜지스터 밀도가 경쟁 파운드리보다 확실히 우위에 있다고 주장하고 있습니다. 숫자로 따지면 같은 프로세스 노드라 해도 인텔의 프로세스는 로직 부분의 밀도가 높다네요.

로직 회로의 칩 넓이를 비교했을 때 인텔이 더 작습니다. 파운드리 회사의 공정은 20nm에서 14/16nm 프로세스로 가도 로직 면적이 그리 많이 줄어들지 않았는데, 이는 백 엔드의 배선층이 그대로이기 때문입니다.

인텔과 파운드리 업체의 트랜지스터 비교

그런데 인텔의 CPU 제품은 삼성이나 TSMC 같은 파운드리가 생산하는 SoC(System on a Chip)나 GPU와 비교하면 트랜지스터에 비해 다이 크기가 큽니다. 칩의 다이 크기를 단순히 비교해도 인텔 제품의 트랜지스터 밀도는 같은 등급의 공정을 쓴 파운드리의 칩보다 낮습니다. 이 내용에 대해선 2015년의 Investor Meeting에서 인텔이 설명한 게 있습니다.

이 슬라이드는 인텔이 보여준 트랜지스터 밀도의 비교로 이렇게 보면 왼쪽에 위치한 TSMC나 삼성의 CPU보다, 오른쪽 2개의 파란색 인텔 CPU의 밀도가 더 낮습니다. 그러나 이것은 셀 라이브러리가 다르기 때문이라고 인텔은 말합니다.

트랜지스터의 내역을 비교하면 파운드리의 프로세서는 트랜지스터의 밀도가 높은 SRAM의 비중이 높습니다. 또 로직도 셀이 작은 라이브러리를 사용합니다. 반면 인텔 프로세서는 레지스터에 고성능 트랜지스터를 넣은 저밀도 회롤 씁니다. 또 로직에선 고성능 셀도 씁니다.

이러한 차이를 정규화해 비교하면 실제론 인텔이 트랜지스터 밀도가 높다는 것이 Investor Meeting에서 나온 설명입니다.

앞으로의 수요

인텔 ISSCC 연설의 전반부를 Investor Meeting에서 공개했던 내용과 비교하면 인텔이 설명하려는 것을 알 수 있습니다. ISSCC에서는 미세화에 대한 확신이 강조돼, 앞으로 미세화를 계속 견인해 나가고 무어의 법칙을 계속 유지한다는 받침이 확인됐습니다. 이를 뒷받침하는 경제적인 이유가 간단하게 증명된 것이 이번 강연입니다.

그리고 인텔의 강연이 의미하는 것은 무어의 법칙이 계속될 수 있으나, 결과적으로 최대 규모의 반도체 기업 외에는 경쟁에서 떨어져 나간다는 것입니다. 경쟁사들도 힘든 싸움을 강요받고 있으나 인텔은 큰 회사이기에 앞으로도 수익성을 갖춘 사업이 가능하다는 점이지요.

그러나 이 전제에는 인텔의 제품에 대한 수요가 유지되야 한다는 조건이 붙어 있습니다. 사실 이게 가장 큰 의문입니다. 인텔이 전제로 깔고 있는 건 모든 인텔 제품이 일정한 수요를 갖춘다고 가정하고 있습니다.

이것은 2015년 Investor Meeting에서 나온 수요의 시뮬레이션입니다. 각각의 봉우리는 특정 프로세스 세대의 웨이퍼 생산 수를 나타낸 것인데, 새로운 프로세스가 도입되면 최대 생산량을 내고, 다음 공정이 도입되면 그 크기가 줄어듭니다. 따라서 그래프가 서로 겹쳐지게 됩니다.

노란색은 2011년에 수요가 매년 10%씩 성장한다는 예상 모델을 그린 것입니다. 여기에 따르면 인텔은 웨이퍼 처리 수를 세대마다 계속 늘려야만 합니다. 그러나 인텔은 수요 예상은 파란색입니다. 수요가 일정한 수준을 유지한다고 보는 것이지요. 지금까지 나온 계산은 모두 여기에 가정을 두고 있으며, 만약 수요가 나오지 않는다면 이 모든 계산이 모두 허탕이 됩니다.

빨간색 그래프는 1년에 25%씩 수요가 떨어진다고 예상한 것입니다. 이 경우 인텔이 갖고 있는 규모의 장점을 발휘할 수 없습니다. 물론 인텔은 Investor Meeting에서 그런 일이 나타나지 않기에 여유가 있다고 밝힌 바 있습니다.

이 슬라이드도 ISSCC에선 공개하지 않았던 것입니다. 반도체 사업에선 수요가 매년 25%씩 떨어지는 사례도 드물진 않습니다. 인텔이 무어의 법칙을 계속해서 이어나갈 수 있다고 하는 근거 중, 개발 비율과 CPT의 감소는 문제가 아니라 해도, 수요를 계속 유지해야만 지금까지의 이론을 성립시킬 수 있습니다.

그리고 여기서 포인트는 인텔이 아직 IDM(Integrated Device Manufacturer)의 성격을 강하게 가지고 있는 반도체 기업인 반면, 경쟁사는 파운드리 사업 모델을 쓴다는 점입니다. 두 모델이 제각각 필요로 하는 수요를 충당할 수 있을지가 관건이지요. 즉 우수한 제품을 자체 개발해 제공하는 것이 좋은지, 고객들의 디자인을 보다 유연하게 제조할 수 있는게 좋은지에 따라 달라집니다.