3D 트랜지스터 기술로 간신히 인텔과 대등해지다

AMD는 차세대 GPU, CPU, APU를 글로벌 파운드리의 14nm 프로세스 기술로 제조할 전망입니다. 모든 제품을 그렇게 할 것인지는 아직 알 수 없지만, 여러 제품이 글로벌 파운드리에 맞춰 설계됐다고 합니다. 14nm 공정은 FinFET 3D 트랜지스터 기술로서, 이를 통해 AMD의 제품도 인텔과 같은 3D 트랜지스터의의 무대에 서게 됐습니다. FinFET 3D 트랜지스터는 누설 전류를 크게 줄이고 성능 / 전력을 끌어 올리며, 특히 저전력일 때의 성능을 높입니다.

 

글로벌 파운드리는 28nm 프로세스 세대일 때 파운드리 최대 업체인 TSMC에 비해 크게 뒤져졌습니다. 그러나 이번 14 / 16nm 공정 세대에서 다른 파운드리를 빠르게 따라 잡았습니다. 14 / 16nm 세대의 개발/제조에서 TSMC와 함께 앞장선 삼성의 공정 기술을 라이센스 받았기 때문입니다.

 

 

인텔과 다른 파운드리의 프로세스 로드맵

 
삼성의 14nm 프로세스는 먼저 생산되는 14LPE와, 성능을 끌어 올린 후발주자 14LPP의 두 가지가 있습니다. 삼성은 현재 2세대 FinFET인 14LPP의 양산에 들어가려고 합니다. 글로벌 파운드리는 둘 다 라이센스를 받았으나 14LPP에 주력해서 양산에 돌입합니다.

 

글로벌 파운드리는 28nm 공정과 14nm 공정 사이의 20nm 공정을 사실상 건너 뛴 상황입니다. 즉 뒤쳐진 공정은 생략하고 2세대 FinFET 공정으로 단번에 건너가려는 것입니다. 덧붙여서 FinFET 공정에서 삼성과 대등한 위치에 선 TSMC도 첫 번째 16nm 공정인 16FF에서 성능 향상 버전인 2세대 공정 16FF +로 옮겨가고 있습니다. TSMC는 16nm라고 노드 이름을 매겼으나 삼성/글로벌 파운드리의 14nm 프로세스와 메탈 피치(배선 간격)과 핀 피치(핀 간격)을 따지면 동일한 세대입니다.

 

 

핀의 높이가 다른 삼성/글로벌 파운드리의 2세대 14nm 프로세스

AMD의 GPU / CPU / APU를 생산할 글로벌 파운드리의 14LPP 공정을 봅시다. 삼성은 이미 14nm에서 애플의 아이폰 6s / 6s 플러스의 A9 SoC를 생산한 바 있습니다. A9는 먼저 나온 14LPE 공정으로 양산된 것으로 보입니다. AMD 제품을 생산할 14nm는 후발 공정인 14LPP가 됩니다. 삼성이 개발한 14LPE와 14LPP는 같은 14nm라 해도 다른 부분이 많습니다. 간단히 말해서, 빨리 만들 수 있도록 무난한 수준으로 기술을 억제한 것이 14LPE고, 시간이 지나면서 성능을 끌어 올린 것이 14LPP입니다. 삼성은 11월에 개최 된 ARM 기술 컨퍼런스 ARM Techcon에서 14LPP의 개요를 분명히 한바 있습니다.

 

두 공정의 가장 큰 차이점은 핀 높이, 즉 3D 트랜지스터의 소스 - 채널 - 드레인 부분의 핀 높이입니다. 정확한 비율은 공개되지 않았지만, 14LPE에 비해 14LPP는 핀이 높아졌습니다. 핀이 높아졌을 때 가장 큰 장점은 게이트 폭이 넓어 면적이 커진다는 것입니다.

 

 

 

 

 
기존의 평면 2D 트랜지스터는 실리콘 기판 위에 게이트 전극이 배치되어 있으며, 소스 - 채널 - 드레인이 평면인 2D 구조입니다. 반면 FinFET 3D 트랜지스터는 소스 - 채널 - 드레인이 입체화됐습니있다. 소스 - 채널 - 드레인이 핀처럼 서있기에 FinFET라고 합니다.

 

FinFET에서 게이트 핀 중앙의 채널 영역을 3방향으로 둘러싸도록 형성했습니다. 게이트 전극에 걸리는 전압을 높여 게이트 전압보다 높게 하면 소스 - 드레인 사이의 바디에 채널이 형성돼 전류가 흐르기 시작합니다. 게이트가 입체 형태라서 평면 형태보다 게이트 폭이 넓어지고 특성이 좋아집니다.

 

 

어려움이 많은 핀의 확장

FinFET은 이러한 구조 때문에 핀이 높으면 게이트 폭이 더 넓어져 성능이 상승합니다. 핀의 높이는 FinFET에서 성능의 중요한 요소가 됩니다.

 

 

 

평면과 FinFET형 트랜지스터의 비교

또한 핀의 높이가 높아지면 누설 전류도 억제가 더 잘됩니다. 현재 프로세스 미세화에 따라 게이트 길이가 짧아질때 발생하는 SCE(Short Channel Effect)가 문제가 됩니다. 채널(게이트 길이)이 짧아지면 게이트에 전압을 걸지 않는 오프 상태에서도 소스와 드레인 사이에 전류가 흐르는 하위​​ 임계값 누설 전류가 증가합니다. 핀이 높아지면 숏 채널 효과는 더욱 억제됩니다.

 

또한 핀을 다수 사용해야 성능이 높은 멀티 채널 트랜지스터는 더 적은 수의 핀으로도 같은 성능을 낼 수 있게 됩니다. 결과적으로 회로의 부품 인 스탠더드 셀의 면적을 줄일 수 있습니다.

 

 

간단히 말하면 핀이 높은 14LPP은 14LPE보다 더 고성능 저전력인 프로세스가 됩니다. 이렇게 보면 좋은 것 같지만 실제론 그리 간단하지 않습니다. FinFET 공정의 제조에서 가장 어려운 점의 하나는 핀 높이를 제어하는 것입니다. 이것이 매우 어렵기에 핀이 높을수록 특성 편차가 커지고 제조가 어려워집니다.

 

 

고성능 CPU와 GPU를 만들 수 있는 14LPP

14LPP는 트랜지스터의 구조 이외에도 14LPE과 크게 다른 점이 있습니다. 그것은 디바이스 피치와 스탠더드 셀 라이브러리입니다. 간단히 말하면 14LPE는 고밀도 피치와 라이브러리에 최적화되어 있었습니다. 반면 14LPP은 고밀도에서 고성능까지 다양한 라이브러리를 선택할 수 있습니다. 즉 14LPE는 AMD의 고성능 CPU와 GPU를 만들기 어려우나 14LPP에선  그것이 가능합니다.

구체적으로 삼성의 14nm 프로세스는 CPP(Contacted Poly Pitch)에 78nm와 84nm의 두 가지 옵션이 있습니다. 14LPE는 이 중 78nm만 사용 가능하지만, 14LPP는 84nm 옵션을 사용할 수 있습니다. CPP(Contacted Poly Pitch)는 디바이스 피치와 트랜지스터 피치와 마찬가지로 트랜지스터 간격의 지표가되는 값입니다. 이것이 좁을수록 트랜지스터 밀도가 더 높아지기에 성능을 올리기도 쉬워집니다. 삼성의 14nm에서 고성능 라이브러리는 84nm CPP를 기반으로 합니다.

 

 

트랜지스터의 크기

 

 

14LPP 고성능 옵션이 준비된 셀 라이브러리

스탠더드 셀은 회로 설계에 있어 레고 블럭 같은 부품입니다. 스탠더드 셀은 다양한 설계를 할 수 있도록 다양한 높이가 있는데요. 셀의 높이가 높을수록 성능이 좋고 낮을수록 밀도가 높습니다. 셀의 높이는 메탈층(배선층)의 트랙 피치로 측정합니다. FinFET 프로세스의 경우 고성능 셀이 10.5T. 고밀도의 표준 셀이 9T. 초 고밀도는 7.5T가 됩니다.

 

 
표준 셀

 

표준 셀 트랙

삼성의 14LPE에서는 이런 조합 중 CPP가 78nm에서 9T의 고밀도 라이브러리 표준 셀인 9T / 78CPP만 쓸 수 있었습니다. 이에 비해 14LPP에서는 9T / 78CPP 뿐만 아니라 9T 셀에서 84nm CPP의 고성능 라이브러리인 9T / 84CPP와, 10.5T 셀에서 84nm CPP의 울트라 고성능 라이브러리인 10.5T / 84CPP를 쓸 수 있게 됐습니다.

 

라이브러리 셀의 높이가 높아지면서, 트랜지스터 사이의 간격인 CPP가 넓어지면 일반적인 경우 트랜지스터 밀도가 크게 줄어들게 됩니다. 그럼 트랜지스터 칩의 다이 크기가 커지고 제조 비용도 늘어납니다. 이 점은 삼성 셀 라이브러리에서 설계 과정 중 쓰지 않는 핀인 더미 핀을 줄여서 해결하고 있습니다.

 

 

이렇게 보면 14LPE는 생산을 서두른 선행 공정이며 14LPP가 삼성 14nm의 제대로 된 버전임을 알 수 있습니다. 그리고 14LPP은 고성능 GPU와 CPU를 포함하고 있습니다. 14LPP 라이센스를 받은 글로벌 파운드리가 이 공정을 AMD의 제품에 가져다 쓴 것은 당연합니다.

 

결과적으로 AMD는 2016년에 고성능 저전력의 FinFET 프로세스를 모든 제품 라인업에서 사용할 수 있게 됩니다.