미국의 반도체 표준화 단체 JEDEC은 스마트폰과 슬레이트 PC 등에 사용되는 저전력 DRAM "모바일 DRAM"차세대 버전의 기술 사양 책정을 진행하고 있다. 그 내용을 6 월 24 일, 서울시에서 개최한 "Mobile Memory Forum 2011"에서 일부 공표했기 때문에, 이를 살펴 보도록 하자.

▲ Mobile Memory Forum 2011 회장

▲ 저전력 DRAM (모바일 DRAM)의 표준화 작업.

JEDEC의 JC - 42위원회 (위원회)의 하위위원회인 JC - 42.6가 표준화 작업을 담당하고 있다.

현재 모바일 DRAM은 "LPDDR2 (Low Power Double Data Rate 2)"타​​입이 최고 속도의 기술 사양으로 JEDEC에 의해 표준화된 DRAM이다. 이 기술 사양에 준거한 LPDDR2 SDRAM이 DRAM 공급 업체에서 시판되고 있다.

LPDDR2 다음에 오는 모바일 DRAM은 현재 2 개의 기술 사양이 JEDEC에서 검토되고 있다. 일반 기술 사양으로 1 개만 결정될 수 없고, 2 개의 사양이 병존해 나갈 가능성이 매우 높다. 두 기술 사양은

(1) LPDDR3
(2) WideIO

이다. LPDDR3가 현재 기술 LPDDR2의 연장선에 있는 반면, WideIO는 지금까지의 모바일 DRAM과는 상당히 다른 설계 사상이다. LPDDR3은 DRAM의 동작 주파수를 올리는 것으로 데이터 전송 속도를 높인다. 이에 대해 WideIO는 입출력 핀 수를 크게 늘리는 것으로 높은 데이터 전송 속도를 달성한다. 대신 동작 주파수는 기존의 절반 정도로 낮추는 개념이다.

그럼 Mobile Memory Forum 2011 강연에서 양자를 좀 더 자세히 보자.

● LPDDR3 : LPDDR2를 기반으로 작동 주파수를 향상

LPDDR3 기술 사양은 Pre 버전이 2011 년 9 월에 완성, 최종 버전 (파이널 버전)이 2011 년 12 월 완성 예정이다.

제품이 시장에 등장하는 것은 2013 년이 될 것으로 기대된다.

LPDDR2과 LPDDR3의 큰 차이는 3 가지이다. 하나는 동작 주파수의 향상이다. LPDDR2는 최대 533MHz이었던 것이 LPDDR3는 최대 800MHz가 된다. 따라서 데이터 전송 속도가 향상된다. 다른 점은 최대 용량의 확대이다. LPDDR2는 실리콘 다이의 최대 용량이 8Gbit이지만 LPDDR3의 최대 용량은 32Gbit로 4 배 늘어난다. 마지막은 LPDDR2에 책정되었던 비휘발성 메모리 사양이 LPDDR3에서는 폐지되어 SDRAM만을 대상으로 하게 된 것이다.

좀 더 자세히 살펴보면, LPDDR2는 4bit 프리 페치였던 것이 LPDDR3는 8bit 프리 페치로 변화하고 있다. 이것은 PC 용 DRAM의 DDR2가 4bit 프리페치에서 DDR3가 8bit 프리 페치로 바뀐 것과 마찬가지로 2 배의 속도로 데이터를 입출력하도록하기 위해서이다. 또한 프리 페치 bit 수의 확대에 따라 내부 버스의 폭을 LPDDR2의 128bit에서 LPDDR3는 256bit로 펼치고 있다.

LPDDR3 버스트 길이는 8 워드이다. LPDDR2에서는 4/8/16 단어를 선택할 수 있었다. 전원 전압은 코어 전원이 1.2V, IO 전원이 1.2V, 워드 라인 부스트 전원이 1.8V이며, LPDDR2와 다르지 않다.

입출력 인터페이스는 LPDDR2와 같은 HSUL_12 (1.2V High Speed​​ Un - terminated Logic)이다. 또한 DLL은 내장하지 않는다. 온칩 종단 (ODT)에 대해서는 검토 중이다.

▲ LPDDR2과 LPDDR3의 주된 사양. LPDDR3는 현재 잠정 사양이다 

▲ LPDDR3 중간 아키텍처. 최대 데이터 전송 속도는 6.4GB/sec 될 예정 

▲ LPDDR3 주소 테이블. 16Gbit 제품과 32Gbit 제품은 미정

● WideIO : 512bit의 넓은 입출력 버스 처리량을 갖는다.

WideIO는 LPDDR에서 LPDDR2로 이행해왔던 흐름과는 전혀 다른 설계 사상의 기술 사양이다. 128bit 넓은 버스를 1 채널로 하고, 4 채널의 입출력 버스로 데이터를 교환한다. 입출력 버스의 동작 주파수는 200MHz이며, LPDDR2의 절반으로 내려간다. 클럭 엣지에 동기화된 전송 모드는 SDR (Single Data Rate)이고, 이것도 클럭 주파수 당 처리량은 절반으로 떨어졌다.

그래도 WideIO의 데이터 전송 속도는 높다. 512bit과 광대한 버스 덕분에 200MHz의 낮은 주파수에서 12.8GB/sec의 높은 처리량을 갖는다. LPDDR3가 800MHz에서 작동했을 때의 약 2 배의 처리량이다.

▲ WideIO DRAM. LPDDR2와 같은 전력으로 데이터 전송 속도 (BW)를 2 배 늘릴 수 있다고 한다

WideIO 기술 사양은 예비 버전이 2011 년 9 월에 완성, 최종 버전 (파이널 버전)이 2011 년 12 월 완성될 예정이다. 제품이 시장에 등장하는 것은 2014 년이 될 것으로 기대한다.

WideIO 기술 사양 중, 주목할만한 것은 실리콘 다이의 입출력 패드 레이아웃을 규격화하고 있는 것이다. 메모리 셀 어레이를 4 뱅크에 새기고 실리콘 다이의 중앙부에 각 뱅크의 입출력 패드를 모았다.

각 뱅크에는 128bit 폭의 입출력 버스를 지원하는 패드가 있다. 입출력 패드 배열의 크기는 가로가 5.27mm, 수직 방향이 0.54mm이며, 중앙의 가로 방향으로 0.35mm의 틈새가 있다. 각 채널의 입출력 패드 수는 193 개.

전원 전압은 LPDDR2 / 3와 마찬가지로 1.2V 및 1.8V 듀얼 서플라이가 된다.

실리콘 다이의 최대 용량도 LPDDR3와 같은 32Gbit이다.

 
▲ WideIO 주요 전기적 사양 

▲ WideIO의 주요 사양과 실리콘 다이 레이아웃

WideIO는 기존의 DRAM과 또 하나 크게 다른 점이 있다. 실리콘 관통 전극 (TSV : Through Silicon Via) 기술에 의한 실리콘 다이 적층 연결을 전제로 하고 있는 것이다. TSV 기술과 적층 실리콘 다이 사이를 실리콘 다이의 앞뒤를 관통하는 전극에 의해 전기적이고 기계적으로 연결하는 기술로 고밀도, 단거리이므로 빠르고 저렴한 실리콘 다이 연결의 실현할 수단으로 기대되고 있다.

TSV 기술을 전제로 하는 이상, 실리콘 다이의 입출력 패드의 위치를​​ 갖춰야 한다. 그래서 WideIO 기술 사양은 위에서 언급한 바와 같이 입출력 패드 레이아웃이 규정되어 있다. WideIO에서는 최대 4 개의 DRAM 실리콘 다이를 TSV 연결하는 것을 상정하고 있다. 최대 32Gbit (4GB) 에 4 장을 적층하면 16GB의 메모리 스택이 실현될 수 있게 된다.

● WideIO의 미래

WideIO는 스마트폰과 슬레이트 PC 등이 탑재하는 범용 프로세서 또는 그래픽 프로세서와 같은 SoC (System on a Chip)와 DRAM을 TSV 기술로 연결하는 것을 상정하고 있다.

SoC의 실리콘 다이에 WideIO에 따른 입출력 패드를 탑재하면, WideIO DRAM과 WideIO SoC를 직결할 수 있다. 원칙적으로 지연 시간이 매우 짧고, 처리량이 높고, 소비 전력이 낮은 인터페이스로 DRAM과 SoC를 연결할 수 있는 것이다.

모바일 기기에의 응용을 상정했을 때, 이 점은 놓칠 수 없다.

그러나 TSV는 아직 미완성 기술이며, 4 개의 같은 수의 실리콘 다이를 적층한 양산 실적이 아직 없다. TSV 기술의 개발은 현재 DRAM 공급 업체에서 진행되고 있는 중 이다.

▲ Wide IO DRAM 다이 SoC 다이 연결 단면도. SoC는 모바일 기기의 프로세서를 상정하고 있다. DRAM 다이 SoC 다이는 모두 회로면을 아래로 한 페이스 다운으로 구현되어 있다. 

▲ Wide IO DRAM을 이용한 시스템 LSI 모듈의 구현 형태. 왼쪽은 시스템 메모리에 Wide IO DRAM 스택을 이용하는 경우. 매우 고밀도 시스템 LSI가 된다. 그러나 TSV의 성숙도가 과제이다. 오른쪽은 캐시 메모리에 Wide IO DRAM을 이용하는 경우. TSV 기술의 난이도는 떨어지고 있지만, 별도 시스템 메모리 (LPDDR2 SDRAM)를 준비할 필요가 있다.

▲ Wide IO에 준거한 SoC 예. ST - Ericsson가 개발한 SoC의 평면도이다.

중앙에 메모리 컨트롤러와 입출력 패드를 배치하고 있다.

반도체 메모리의 입출력 데이터 속도를 높이기 위해서는 기본적으로 두 가지 방법 밖에 없다. 입출력 버스의 동작 주파수를 높이는 것으로, 입출력 버스 bit 폭을 넓히는 것이다. 그러나 동작 주파수를 너무 올리면 소비 전력이 크게 증가해 버리는 동시에, 신호 파형의 품질을 유지하는 것이 어려워진다. LPDDR3은 소비 전력의 저감을 감안한다면, PC 용 DDR3 정도로 동작 주파수를 올리는 것은 어렵다.

그래서 등장하는 것이 동작 주파수를 낮게 억제하고 입출력 버스 bit 폭을 크게 넓히는 것이다. WideIO 가 이쪽의 생각과 부합하고 있다. 그러나 512 개의 입출력 버스가 되면, 실용적으로는 프린트 배선 판에 배선을 끌어 올리는 것은 곤란하다. 실리콘 다이 사이의 연결도 기존 기술의 와이어 본딩 기술이 결합 밀도가 너무 높아서 적용이 힘들다. 따라서 TSV 기술에 의지하지 않을 수 없다.

TSV 기술은 CMOS 이미지 센서 양산 실적이 있지만, SoC와 DRAM 스택이 연결되면 기술적으로 성숙하고 있다고는 말하기 어렵다. 상용화 시기로 예상되는 2014 년까지, TSV 기술을 양산 기술 영역까지 성숙시킬 수 있는지가, WideIO의 미래를 좌우한다.