인텔이 32나노미터 공정 시대에 들어서면서, 웨스트메어 패밀리의 데스크탑 모델인 클락데일을 곧 출시할 예정입니다. 경쟁상대인 AMD나, 대리 생산 회사의 일인자인 TSMC와 비교하여 인텔의 반도체 공정은 얼마나 발전한 것일까요?

아래 데이터는 세미컨닥터 인사이트에서 제공한 것이며, TSMC는 자사 제품이 없기 때문에 Fabless FBGA 제조사의 제품으로 대신 분석했습니다. 이런 회사들이 대게 제일 빠르게 새로운 공정을 사용하기 때문이지요. 또한 IBM도 여기에서 빠져 있으니 자료에 한계가 있습니다.

위 표에서는 세 회사의 90나노, 65나노, 45나노, 32나노 공정의 발전사를 볼 수 있습니다.

인텔은 2년마다 한번씩 제조 공정을 업그레이드 하는데 마치 시계처럼 정확합니다(그래서 Tick-Tock이 있을 수 있겠지요). AMD도 크게 다르진 않지만 32나노 공정은 도입이 많이 늦습니다. 신공정 개발의 어려움이 더 커지고 글로벌파운드리의 분사 때문이라고 보입니다. TSMC는 전문 마이크로프로세서를 만드는 회사는 아니니 직접적인 비교는 어렵지만, 90나노에서 65나노로 언너가는데 3년이 걸린데 비해, 45/40나노로 건너가는데는 15개월밖에 안 걸렸습니다(비록 40나노 공정의 수율이 죽을 쑤고 있어도 말입니다). 뿐만 아니라 TSMC는 공정 업데이트를 하는 사이에 하프 노드를 넣고 있으니, 공정 업그레이드의 속도가 상당히 빠른 셈입니다.

두번째 표는 신기술의 도입입니다. 인텔은 90나노 공정부터 eSiGe(..이게 아마 임베디드 실리콘 게르마늄이던가 -_-... 기억이 가물가물)을 도입한 반면, AMD는 65/45나노부터 사용했습니다. 뭐 AMD가 SOI를 도입한것도 있지만.

인텔은 45나노 공정부터 하이-k 메탈 게이트(HKMG)를 도입하고 32나노에서는 이를 2세대로 발전했습니다. 하지만 AMD와 TSMC는 각각 32나노와 28나노에서 이와 비슷한 기술을 사용하게 될 것입니다.

위 그래프는 무어의 법칙과 인텔, AMD, TSMC의 공정을 비교한 것입니다. 무어의 법칙에서는 제조 공정이 한번 업그레이드 될 때마다 내장된 회로의 크기가 70%로 줄어들게 되어 있습니다. 위 표에서 X축은 반도체 제조 공정 세대이고 Y축은 최소 간격인데, 이것이 로직의 밀도를 결정, 한개의 칩이 얼마나 많은 트랜지스터를 내장할 수 있는지를 결정합니다.

이렇게 보면 세 회사들이 무어의 법칙을 아주 잘 지키고 있다는 것을 알 수 있습니다.