기글 하드웨어 질문 게시판
각종 질문을 올릴 수 있는 곳입니다. 먼저 검색해 보고 질문을 올리는 것이 더 효율적입니다. 충분한 정보와 예의를 갖춰 글을 작성해 주시고 문제가 해결되면 꼭 댓글을 달아 주세요.
![[레벨:29]](http://gigglehd.com/zbxe/modules/point/icons/giggle/29.gif "포인트:8701point (49%), 레벨:29/111")
skymont
![[레벨:36]](http://gigglehd.com/zbxe/modules/point/icons/giggle/36.gif "포인트:13352point (53%), 레벨:36/111")
RuBisCO
skymont코어 i7 CPU 디코딩의 피크 대역은 최대 4명령/사이클 이더라구요.
IBM의 power7, 오라클의 스파크, 알파칩도 CPU 디코딩의 피크 대역은 최대 4명령/사이클인가요?
RISC(혹은 CISC) CPU 디코딩의 피크 대역은 최대 4명령/사이클이 한계인가요.
물론 아이테니엄이 CPU 디코딩의 피크 대역은 최대 6명령/사이클이 인건 알고 있습니다.
CPU 명령 디코딩 피크 대역을 늘리면 CPU가 훨씬 복잡해지고, 발열이 늘어나는 이유를 알고 싶습니다.
이 문제를 ISA(Instruction set architecture)를 새로 설계하면 문제가 크게 완화될까요? 아니면 원래 명령 디코딩이 특성상 늘리면 그런건가요?
GPU하고도 비교하는건 그렇지만 GPU도 명령/사이클 알수 있나요?
2015.04.27 01:26:07
RuBisCO
동시 실행 가능한, 그러니까 명령어 수준의 병렬성을 체크하고 정렬해야 하니까요. 명령어들이 조건없이 동시에 실행 가능 하지는 않습니다. 그런데 동시에 실행 가능한 명령어 개수가 늘어날수록 그걸 체크하는건 그것 이상으로 더 복잡해집니다. 사실 이런 이유로 한때 2-issue 스칼라 코어들을 만드는 유행도 있었죠.
![[레벨:18]](http://gigglehd.com/zbxe/modules/point/icons/giggle/18.gif "포인트:3421point (48%), 레벨:18/111"){kind=icon}
Furomand
작성된지 2주일이 지난 글에는 새 코멘트를 달 수 없습니다.
