파운드리의 16/14nm 3D트랜지스터 FinFET 프로세스는 20nm프로세스에 비해 퍼포먼스 급의 로직 칩 크기가 줄어듭니다. 이는 FinFET 프로세스에서 표준 셀이 크게 변하기 때문입니다. 특히 고성능 칩을 위한 셀 라이브러리는 셀 크기가 작아지며 더 작은 크기로 높은 성능을 달성하게 됩니다. 또 FinFET 프로세스에서는 밀도를 우선하는 셀 라이브러리에서도 전통적인 고성능 라이브러리에 가까운 성능을 낼 수 있게 됩니다. 결과적으로 칩의 소형화와 고성능화가 함께 진행됩니다.

바꿔 말하면 고성능 모바일 SoC, GPU를 20nm보다 저렴하게 만들 수 있게 됩니다. 단, 기존의 28nm 공정과 비교하면 20nm 이하의 프로세스에서는 노광 기술로 더블 패터닝을 사용하기에 팹 가공 비용이 대폭 상승합니다. 그래서 16/14nm의 FinFET도 가격은 비싸지만 로직 셀의 크기 축소로 부담은 줄어듭니다.  모바일 SoC, GPU는 내년(2015년)에 FinFET로 가게 되며, 앞서 말한 장점을 느리게 됩니다.

 

시장마다 다른 제조 공정의 차이

 

구체적으로 평면 프로세스에서 고성능 스탠더드 셀은 높이가 12트랙(12T)이지만 FinFET 프로세스는 10.5(10.5T) 트랙으로 줄어듭니다. 고밀도 스탠더드 셀은 9트랙(9T)으로 같으나 성능이 향상됩니다. 지난주에 열린 ARM Techcon에서는 FinFET의 성능을 기존의 12트랙 셀이 아니라 9트랙 셀로 나타냈습니다.

 

 

FinFET 프로세스에선 9트랙 셀로 Cortex-A57을 2.3Ghz에서 동작

 

 

스탠다드 셀은 현재 로직 칩 설계의 기본 스타일입니다. 인텔과 AMD, IBM 등의 고성능 CPU는 지금도 맞춤형 설계를 자주 쓰고 있으나, 그 외의 분야에선 CPU라 해도 셀을 기본으로 하는 설계가 대부분입니다.  또 고성능 CPU도 다이의 대부분에선 셀 라이브러리를 사용하며 커스텀 설계를 조합합니다.

예를 들어 인텔은 90nm의 펜티엄 4 프로세서(프레스컷)에서 스탠더드 셀을 대대적으로 도입했습니다. 프레스컷은 인텔의 CPU에선 처음으로 50% 정도의 로직 회로에 스탠더드 셀을 사용한 CPU가 됐습니다. 이는 Intel Technical Journal의 Volume 08, Issue 01에서 Library Architecture Challenges for Cell-Based Design 부분이 자세히 설명했습니다. 고성능 CPU에서도 10년 정도 전부터는 스탠더드 셀을 빼놓을 수 없게 됐습니다. 

 

 

 

스탠더드 셀은 AND, OR, NAND, NOR 같은 기본적인 논리 소자보다 복잡하지만 성능이 높은 소자까지 모든 것을 조합해 이용 가능한 라이브러리입니다. 말하자면 로직 칩 설계의 레고 블록이라 할 수 있습니다. 로직 소자를 블록처럼 조합해 CPU와 GPU을 조립할 수 있습니다.

표준 셀의 중요한 특징은 각 셀의 높이를 맞췄다는 점입니다. 높이를 맞추려면 일정 폭의 전력 레일 사이에 셀을 끼워 넣을 수 있습니다. 스탠더드 셀에서는 Vdd와 GND사이에 높이를 맞춘 셀을 나란히 넣어 낭비하지 않고 셀을 조립할 수 있습니다.

 

 

스탠다드 셀의 구조

 

셀의 높이가 규칙적이지 않으면 셀의 효율적인 배치가 매우 어려워집니다. 또 셀의 높이가 다양할수록 편성이 어렵습니다. 표준 셀에서 각 셀의 높이는 것은 중요한 의미를 가지고 있습니다. 비슷한 방식은 과거 로직 칩 설계의 주류 방법이었던 게이트 배열에서도 볼 수 있습니다(게이트 배열은 높이가 맞는 균일한 패턴 셀에 배선하는 것) 스탠다드 셀에서는 셀의 높이가 아닌 너비만 다양하게 바꿀 수 있도록 합니다. 이에 따라 단순하고 원시적인 것부터 복잡한 것까지 다양한 셀을 설계 가능하게 합니다. 

 

 

 

여기서 중요한 것은 셀의 높이입니다. 일반적으로 셀 높이는 위로 겹쳐진 로컬 배선층의 배선 트랙 수로 표시합니다. 대게는 M3의 배선 트랙 수입니다. 칩의 로컬 배선은 아래에서 2번째인 M2와 3번째인 M3이 직접 닿게 됩니다. 셀 높이의 트랙 수는 로직 셀을 가로지르는 배선 층의 수를 셉니다. 12개의 메탈 트랙이 가능한 셀이라면 12 트랙 셀이 됩니다. 여기서 메탈이라 말하는 건 금속 그 자체를 가리키는 것이 아니라 전도성을 지닌 재료, 인터 커넥트(배선)입니다. 즉 배선을 몇 개 넣을 수 있는지를 나타내는 것입니다. 

 

 

12트랙 스탠다드 셀의 예. 가로 무늬가 배선 트랙

 

실제 금속 배선은 이 트랙에 따라 배치됩니다. 배선이 모든 트랙에 들어가는 게 아니라 배선할 수 있는 트랙만 센 것입니다. M3이 셀의 수평 배선층이며 트랙에 따라 M3 배선이 생성되고 아래 레이어와의 연결 부분도 배치됩니다. 

셀의 높이는 셀 라이브러리의 성능과 밀접한 관련이 있습니다. 셀의 높이가 높으면 고성능 소자를 만들기가 쉽습니다. 그 원인 중 하나는 트랜지스터의 게이트 폭을 늘려 전류 구동 강도(drive strength)을 높이기가 쉽기 때문입니다. 물론 셀 높이가 높은 라이브러리를 사용하면 다이 크기가 커지고 소비 전력도 늘어나긴 합니다. 반대로 셀 높이가 낮은 라이브러리에선 다이 크기와 소비 전력은 줄어들지만 동작 클럭을 높이기가 어려워집니다. 

그래서 고성능 CPU는 셀이 높은 라이브러리를 사용하며 저전력 칩은 셀이 낮은 라이브러리를 사용하는 것이 일반적입니다. ARM은 파운드리와 함께 라이브러리를 준비합니다. 고성능의 CPU밖에 만든 적이 없는 IBM 같은 Fab은 12 트랙 셀밖에 없다는 이야기가 됩니다. 저전력 칩을 만들려면 라이브러리부터 이를 고려해서 설계해야 합니다. .

 

 

 

지금까지 스탠더드 셀의 값은 대게 정수였습니다. 최근의 공정에선 퍼포먼스 급 라이브러리가 12트랙이고 고밀도가 9나 10, 초 고밀도가 7이나 8인 경우가 일반적이었습니다. 그러나 FinFET 프로세스에선 0.5가 붙는 트랙이 나타나게 됩니다. ARM Techcon에서는 TSMC, 삼성/글로벌 파운드리 모두 FinFET 프로세스의 라이브러리가 고성능이 10.5트랙, 고밀도가 9, 초고밀도가 7.5트랙인 것으로 나타났습니다. 

 

 

왼쪽이 기존의 셀 높이, 오른쪽이 FinFET의 셀 높이

 

 

삼성/글로벌 파운드리의 14nm용 셀 라이브러리 

 

FinFET 세대의 스탠다드 셀이 정수가 아닌 트랙 높이(Non-Integer Track Heights)를 지니게 되는 건 1년 전부터 생긴 일입니다. 이는 메탈 트랙 쪽에서 보면 매우 신기한 일이며 메탈 트랙이 깔끔하게 나눠지지 않으니 성간 일이라 보입니다. 실제로 설계에선 트랙을 하프 피치로 잘라 온전하지 못한 트랙을 만들고 있다고 추측됩니다. 아래 ARM의 슬라이드에서 가운데 부분에도 그렇게 나와 있습니다. 

 

 

FinFET에서 셀 높이와 트랙 피치 

 

FinFET에서는 왜 10.5와 7.5처럼 끝이 딱 나눠지지 않는 값을 쓰는 것일까요. 그것은 10.5와 7.5가 FinFET에서는 오히려 끝이 딱 나눠지는 숫자이기 때문입니다. 이는 FinFET의 핀 피치를 생각하면 알 수 있습니다. 

파운드리의 FinFET 16/14nm 프로세스는 M1, M3까지의 배선층에서 배선 사이의 간격인 메탈 피치가 64nm이고 FinFET의 핀 피치는 48nm입니다. FinFET 시대의 셀 피치는 메탈 피치뿐만 아니라 핀 피치도 어느 정도의 제약이 있습니다. 그리고 핀 피치로 계산하면 10.5, 9, 7.5는 모두 딱 나눠 떨어지는 숫자입니다. 

구체적으로는 배선이 64n의 피치에 10.5트랙이라면 48nm 피치의 핀이 14라인 있게 됩니다. 9트랙은 핀이 12,7.5고 트랙은 핀이 10입니다. 이렇게 하면 10트랙과 7트랙은 나눠 떨어지지 않는 핀이 나오게 됩니다. 0.5트랙을 넣은 건 셀 안에 배치하는 핀 차원에서 고려한 것임을 알 수 있습니다. 

 

 

FinFET 세대에서 각 셀마다 배치 가능한 핀의 수. 왼쪽이 배선, 오른쪽이 핀입니다. 

 

 

실제로는 셀 안에 이만큼 핀을 배치할 수 있다고 한들, 배선에서 액티브 핀 수, 즉 즉 트랜지스터에 사용할 수 있는 핀의 수는 한정됩니다. FinFET의 경우는 1트랜지스터가 1 핀이라고 정해지진 않았으며 1개의 트랜지스터에 여러 핀을 사용하는 멀티 채널로 전류 구동 능력을 높입니다. 

 

 

왼쪽이 평면 FET, 중앙이 FinFET, 오른쪽이 멀티 채널 FinFET 

 

CPU 같은 고성능 제품은 구동 강도가 강한 트랜지스터가 필요하기에 멀티 채널이 필수적입니다. SRAM도 고성능에서는 멀티 채널을 씁니다. 핀 자체는 하나씩 놓기에 여러 핀과 연결하도록 만들어 멀티 채널 트랜지스터를 구성하게 됩니다. 사용하지 않는 핀은 더미 핀입니다.

 

 

회색 부분이 고스트 

 

 

핀 피치가 메탈 피치와 동일 할 경우. 이 때엔 NMOS과 PMOS가 저마다 트랜지스터당 최대 4개를 쓸 수 있습니다. 

 

셀 높이를 핀 피치에 맞춰야 하는 건 FinFET에서 멀티 채널화에 따라 트랜지스터 폭이 핀 수가 달라지기 때문입니다. 그래서 이를 Width Quantization이라 부릅니다. 

 

 

 

 

ARM의 Width Quantization 설명 

 

기존의 평면 트랜지스터에서는 트랜지스터의 게이트 폭을 자유롭게 설정할 수 있었기 때문에 핀 피치의 제약은 없었습니다. 그에 비해 FinFET에서는 핀 피치에 따라 트랜지스터의 폭에 정해집니다. 그러나 핀 자체의 전류 구동 강도가 강하기에 고성능 트랜지스터에선 기존의 평면형 트랜지스터에 비해 트랜지스터의 폭을 좁혀야 합니다. 결과적으로 퍼포먼스급 스탠더드 셀의 값도 줄어들게 됩니다. 

그러나 핀을 놓을 수 있는 공간에는 제약이 있고 트랙 피치와 핀 피치의 비율에 따라 스탠더드 셀에 배치할 수 있는 액티브 핀 수가 결정됩니다. 액티브 핀의 수가 셀의 성능을 결정합니다. 아래는 ARM이 만든 64nm 메탈 피치의 경우에 셀 높이의 핀 피치의 액티브 핀의 수 비율입니다. 실제로 파운드리 프로세스는 48nm 핀 피치에서 최하층이 되며 여기서도 10.5 트랙을 염두에 두고 설명합니다. .

 

 

핀 피치가 좁아지면 같은 수의 액티브 핀을 더 낮은 높이의 셀로 실현 가능 

 

현재의 FinFET 프로세스라면 10.5트랙일 때 14핀 중 액티브 핀은 10핀 정도이며, 9트랙은 12핀 중 8핀, 7.5트랙은 10핀 중 6핀이라고 봅니다. 이렇게 보면 각 셀의 실질적인 값은 10핀, 8핀, 6핀으로 딱 나눠 떨어지게 됩니다. .

 

 

 

평면 FET의 시대에서 고성능 셀은 12트랙이 많았습니다. FinFET를 도입하며 10.5트랙으로 대폭 높이가 낮아집니다. 그 결과 로직 셀의 면적이 줄어듭니다.

 

 

성능 향상 결과 10.5트랙이 고밀도 라이브러리가 된다고 설명하는 ARM 슬라이드 

 

파운드리의 프로세스는 14/16nm 공정에서도 메탈 층은 20nm과 같은 64nm메탈 피치입니다. 20nm의 백엔드 프로세스는 프론트 엔드의 종류에 따라 평면 FET와 FinFET의 2가지 트랜지스터가 있습니다. 그래서 인텔은 파운드리 프로세스가 20nm에서 16/14nm로 가도 다이 크기는 그대로라고 주장합니다. 반면 파운드리는 m기 축소 효과가 있다고 주장하는데 그 근거 중 하나가 이러한 라이브러리 설계 등에 있다고 봅니다. 무엇보다 인텔 역시 라이브러리 셀의 크기를 줄여 그 효과를 볼 수 있습니다. 

 

 

 

어쨌든 스탠더드 셀을 바꾸면서 FinFET는 고성능 칩도 혜택을 받게 됩니다. FinFET는 저전력 동작 특성이 뛰어나 저전력 칩은 성능이 향상되며, 고성능 칩도 다이 크기가 줄어든다는 효과를 볼 수 있을 것입니다.