조밀한 배선 피치를 필요로 하는 GPU 아키텍처

 

NVIDIA의 새로운 퍼포먼스급 GPU인 지포스 GTX 980(GM204)은 제조 공정 기술로 기존의 TSMC 28HP 프로세스를 채용했습니다. 20nm 공정을 채용하지 않았던 이유 중 하나는 GPU가 20nm에서 더블 패터닝 레이어를 다수 필요로 하기 때문이라고 설명한 바 있습니다.

 

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NVIDIA의 다이 이미지. 정확한 것은 아닙니다.

 

왜 GPU는 조밀한 배선을 필요로 하는 것일까요? 그것은 초 병렬 프로세서인 GPU는 엄청난 수의 연산 유닛, 방대한 레지스터, 멀티 뱅크 메모리와 연결하기 위한 막대한 배선을 필요로 하기 때문입니다. 그래서 GPU 설계는 배선 지옥이라고 흔히들 말합니다. 배선이 매우 조밀하기에 GPU는 좁은 그라운드의 배선 메탈 레이어를 많이 필요로 합니다. 이번 NVIDIA의 GM204를 봐도 매우 복잡한 구성으로 되어 있습니다.

 

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GM204의 구성

 

이런 GPU 설계의 복잡한 배선을 GPU의 아키텍처 변화에 따라 완화하려는 시도는 과거에도 여러차례 이루어져 왔지만 잘 되지 않았습니다. 예를 들어 AMD는 ATI 시절 개발한 라데온 HD 2900(R600)에서 링 버스를 도입하고 크로스바 스위치에 집중되는 배선을 완화시키려 했습니다. AMD는 그 이유로 배선 설계를 쉽게 만들기 위한 것이라 설명했지만 이 방식은 결국 성능 때문에 실패했고 다음 세대에서 계층형 크로스바 스위치로 돌아왔습니다.

 

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AMD 내부 버스의 변화

 

 

특수한 배선층이 필요한 GPU

 

이처럼 복잡한 배선 때문에 GPU는 프로세스 기술에서 별도의 옵션을 필요로 합니다. 대형 파운드리가 매우 조밀한 피치의 배선 옵션을 제공하는 것도 그 때문입니다. 실제로 그런 옵션이 없는-GPU에 익숙하지 않은 파운드리에 GPU를 이식하면 극단적으로 다이 크기가 커지는 문제가 생기게 됩니다.

 

구체적으로는 GPU에서 더블 패터닝을 쓰는 배선층을 가장 아래의 M1/M2/M3로 한정하는 것입니다. 이렇게 하면 GPU는 배선을 넣기 위해서 다이 크기가 커지게 됩니다. 즉 더블 패터닝을 도입하는 층 수를 줄여 제조 단가를 낮춘다 해도 다이가 커지면서 제조 단가가 늘어나게 됩니다. 반대로 조밀한 배선을 넣기 위해 더블 패터닝 레이어를 늘리면 노광 프로세스의 단가가 늘어나게 됩니다. 어느 쪽이건 간에 GPU에선 노광 단가가 오르게 되면서 앞으로는 공정 미세화의 경제적인 의미가 옅어진다는 문제가 있습니다.  

 

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모바일 SoC의 CPU와 GPU의 메탈 레이어 구성 차이

 

이런 문제가 있으므로 GPU는 20nm 공정부터 프로세스의 이행이 어렵습니다. 따라서 첨단 공정에선 CPU와 모바일 SoC보다도 GPU가 트랜지스터 제조 비용이 더 오르게 됩니다.

 

그래도 다이 크기가 한계에 다가오는 하이엔드 GPU는 프로세스를 미세화해 트랜지스터가 차지하는 다이 크기를 줄인다는 의미는 있습니다. 이러한 하이엔드 GPU는 GPU 컴퓨팅용도로 상대적으로 비싼 값에 팔 수 있습니다. 그래서 하이엔드 맥스웰은 20nm로 등장하지 싶습니다. 그러나 메인스트립과 그 아래 등급의 GPU는 20nm로 이행을 서두르기보다 성숙된 28nm 공정을 쓰는 것이 경제적으로 유리합니다. 고성능 GPU의 분기점을 앞두고 NVIDIA는 이번에 28nm을 선택했습니다.

 

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GPU의 다이 크기

 

 

FinFET의 장점

 

그러나 20nm 이후에 나올 FinFET 3D 트랜지스터의 14/16nm 공정에선 다시 이야기가 달라집니다. 이 세대에선 트랜지스터가 FinFET가 되면서 성능/전력의 개선을 상단 수준 기대할 수 있습니다. GPU는 전력 효율도 중요하기에 FinFET의 매력은 큽니다. 그래서 공정 미세화로 제조 단가를 낮추는 것보다 전력 효율 때문에라도 14/16nm로 이행할 이유가 있습니다. 

 

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TSMC가 IEDM2013에서 공개한 FinFET 프로세스의 장점

 

다만 FinFET 3D 트랜지스터에선 Fin의 가공에도 미세한 노광 기술이 필요합니다. 예를 들면 핀 피치가 가장 좁은 인텔 14nm 공정은 Fin의 가공에 스페이서를 사용한 멀티 패터닝 기술(Sidewall Image Transfer:SIT 또는 Self Aligned Double Patterning:SADP라 불림)을 채용한다고 인텔이 IDF에서 밝혔습니다. Sidewall(측면)을 가공해 LELE 기법으론 불가능한 미세 패턴을 만들어내는 기술로 SADP는 다른 회사도 Fin의 가공에 쓸 것으로 보입니다.

 

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인텔의 14nm 공정 핀은 SIT를 채용

 

노광 프로세스의 비용이 늘어나는 흐름은 앞으로도 꽤 오랬동안 이어질 가능성이 높습니다. 멀티 패터닝의 마지막 단계인 EUV가 있으며 제조 단가가 대폭 상승합니다. 즉 반도체 Fab의 공정에서 제조 단가의 구조를 보면 노광이 차지하는 비율이 점점 늘어나는 경향에 있습니다. 이러한 프로세스 기술의 비용 구조 변화가 앞으로 GPU 설계에 영향을 줄 가능성도 있습니다. 배선층의 복잡도를 최대한 억제하는 설계를 쓰게 될 수도 있지요.

 

 

수율이 악화하는 첨단 공정의 GPU

 

현재 GPU는 배선을 조밀하게 만든 결과 메탈 레이아 사이를 연결하는 Via 갯수에도 제약을 받게 됩니다. Via의 생성 공정은 불량이 생기기 쉬우니 40nm보다 이전의 프로세스에서 GPU 개발사는 배선 층 사이를 맺는 커넥팅 노드를 위해 2개 이상의 Via를 만들었습니다. 즉 회로 수준에서 확장성을 넣었던 것입니다. 2개 이상의 Via가 있으면 1개가 불량이 나도 접속을 유지한 상태로 회로 블럭이 동작하기에 수율 저하를 막을 수 있습니다.

 

그런데 40nm에서는 미세화에 따라 배선이 너무 조밀하게 나오는지라 커넥팅 노드에 1개의 Via만 쓰는 싱글 Via가 늘어나게 됐습니다. 또 미세화에 따라 Via의 구멍 자체가 점점 작아지면서 Via가 차지할 공간도 작아졌습니다. 그래서 Via를 만드는 것이 기술적으로 점점 어려워지고 있습니다.

 

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NVIDIA가 2009년의 IEDM 반도체 컨퍼런스에서 공개한 GPU 물리 설계의 문제점

 

이렇게 미세화에 따른 확장성의 저하는 GPU 곳곳에서 발생하고 있습니다. 그래서 현재 28nm 이하의 프로세스를 쓰는 GPU는 트랜지스터 밀도가 늘어날수록 다이 결합이 취약해지고 있습니다. 즉 GPU가 같은 결합 밀도를 지닌다 해도 프로세스가 발전할수록 확장성이 떨어지면서 수율도 낮아지게 됩니다. 그런 의미에서 지금의 GPU는 결합 밀도가 떨어지는 프로세스 기술을 사용하기 어렵습니다.

 

 

수율을 위해서 GPU 파생본이 불가피함

 

이러한 40nm 이후의 프로세스 기술 상황에 맞춰 현재 GPU는 내부의 GPU 클러스터를 일부 비활성화는 파생 버전을 골고루 내놓고 있습니다. 예를 들어 16 클러스터가 있어도 그 중 13개만 사용하는 저가형 버전을 내놓는 것입니다. 이는 결함이 있는 클러스터를 막아 출시할 수 있는 칩을 늘리기 위함입니다.

 

이 방법은 이전부터 GPU에서 자주 쓰이던 것인데 지금은 회로 확장성의 저하로 필수적인 방법이 됐습니다. 이번에도 NVIDIA는 GM204의 라인 업에 16개의 SM중 3개를 무효화한 지포스 GTX 970을 내놓았습니다. 충분히 성숙된 28nm 공정에서도 역시 수율을 고려한 파생품이 필요합나디.

 

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이런 방법은 게임기의 칩에서도 마찬가지입니다. 예를 들어 PS4는 GPU 코어에 18개의 CU(Compute Unit)를 탑재한 것으로 알려졌으나 실제로 들어간 CU는 20유닛입니다. 수율을 위해 2개의 유닛을 더 확보한 것으로 추측됩니다. 인텔 관계자도 GPU 코어 부분의 수율이 매우 중요한다고 말합니다. 회로 설계 단계에서 어느 정도 여유분이 있는 CPU에 비해 GPU는 회로 수준에서 취약성이 높아지고 있음을 알 수 있습니다. 그러나 얼마든지 코어 수를 조정할 수 있는 유연한 병렬성이 그 결점을 커버하고 있습니다.

 

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