14nm에서 브로드웰과 스카이레이크의 시간차가 좁혀지다

인틀은 계획보다  늦은 14nm 공정의 제조를 앞으로 끌어오려 합니다. 프로세스의 성숙이 늦었기에 14nm 세대에서는 브로드웰에 이어 그 다음 세대인 스카이레이크가 2015년에 등장할 전망입니다. 14nm는 2개 세대 CPU의 간격이 좁혀져 매우 빠르게 CPU 세대가 바뀌게 됩니다. 그리고 14nm 세대에서 초점을 맞추는 것은 계속되는 성능/전력 향상입니다.

인텔에게 있어 2세대 3D 트랜지스터 프로세스인 14nm 노드의 특징은 면적을 줄이고 보다 전력 대 성능의 효율이 높은 프로세스라는 것입니다. 브로드웰의 다음인 스카이레이크에선 프로세스 자체의 장점을 더욱 살리게 됩니다. 마이크로 아키텍처의 확장도 중요하지만 현재 CPU 경쟁에서는 프로세스 기술 자체가 중요한 특징이 됩니다. 14nm의 경우 아직 누설 전류나 딜레이 등의 성능과 전력과 관련된 데이터는 나오지 않았지만 기본이 되는 기술 부분은 일부 알려져 있습니다.

14nm 공정에서는 22nm 공정에 비해 크기를 의미하는 요소가 어느 쪽이건 비교적 높은 비율로 줄어들었습니다. 인텔은 자사의 3D 트랜지스터를 트라이 게이트 트랜지스터라 부르는데 반도체 업계에서는 이런 형태의 트랜지스터를 보통 FinFET(Fin Field Effect Transistor)라고 부릅니다.

인텔은 FinFET의 게이트 피치(Gate Pitch)가 22nm 노드에선 90nm였으나 14nm 노드에서는 70nm로 78%로 줄였습니다. 최소 인터 커넥트 피치(InterConnect Pitch) 역시 22nm의 80nm에서 14nm는 52nm로 65%가 됐습니다. 이 두가지는 로직 셀의 면적을 가리키는 변수입니다. 즉 프로세스를 바꾸면 CPU의 면적 효율이 얼마나 높아질 수 있는지를 나타내며, 바꿔 말하면 새 공정에서 얼마나 더 많은 기능을 넣을 수 있을지를 의미하기도 합니다.

로직 셀을 축소하는 인텔의 14nm 공정

인텔과 다른 회사의 FinFET 프로세스 게이트 피치, 메탈 피치 차이

또 인텔은 FinFET의 핵심인 핀의 모양과 크기를 바꿨습니다. 인텔은 22nm 공정에서 핀의 높이가 34nm던 것을 14nm 공정에서 42nm로 23% 높였습니다. 또 핀의 간격도 22nm에서는 60nm로 상당히 넓었던 것을 14nm에서는 42nm로 줄였습니다.

핀의 높이와 간격을 개량해 효율을 높임

인텔이 공개한 14nm의 스펙 중 게이트 피치와 인터 커넥트 피치는 그나마 알기 쉬운 변수입니다. 그에 비해 핀 피치와 핀의 높이는 감이 잘 오지 않는 값입니다. 왜냐면 이 2개는 FinFET 3D 트랜지스터에서 처음으로 나온 변수이기 때문입니다. 아래는 2012년의 VLSI Symposium(Symposium on VLSI Technology)에서 열렸던 FinFET History, Fundamentals and Future란 강연의 슬라이드로, 이를 보면 핀의 높이와 간격이 어디를 말하는 것인지를 알 수 있습니다.

14nm 발표 회의에서 인텔의 프로세스 기술을 담당하는 Mark Bohr(Intel Senior Fellow, Logic Technology Development, Intel)는 이들 2가지 값에 대해 이렇게 설명했습니다. 

"22nm 공정에선 핀 피치가 60nm였지만 14nm 공정에선 42nm로 줄이면서 더욱 높은 밀도로 패키징할 수 있게 돼, 레이아웃 밀도를 높이는 것이 가능해졌습니다. 핀의 높이는 34nm에서 42nm로 높였습니다. 핀을 보다 높고 가늘게 만들면서 트랜지스터 핀 각각의 구동 전류(drive current)를 늘리게 돼 성능도 향상됐습니다. 핀의 높이를 키우면 핀의 구동 전류가 늘어납니다. 구동 전류가 늘어나면 핀의 성능이 높아집니다. 그래서 보다 적은 수의 핀으로 회로를 설계할 수 있게 됐습니다. 그래서 기존 회로에 있던 핀을 몇개 줄이는 것이 가능해졌습니다. 그 결과 보다 높은 밀도로 칩 스케일링이 향상되고 저항도 줄었습니다. 이것은 액티브 전력이 줄어둠을 의미합니다."

FinFET 3D 트랜지스터에 대해 모르면 이 설명은 이해하기 힘들 것입니다. 핀 높이를 늘리면 핀의 게이트 폭(Gate Width)와 채널 폭(Channel Width)이 길어집니다. 그러면 전류 구동 강도(drive strength)가 높아지고 보다 빠르게 트랜지스터가 동작합니다. 즉 핀의수가 같다면 핀의 높이가 높아질수록 속도가 빨라지는 것입니다.

평면 FET와 FinFET, 멀티 채널 FinFET의 차이

FinFET에서는 1개의 트랜지스터를 여러 개의 핀으로 구성합니다. 고성능 CPU의 회로는 트랜지스터당 3~4개의 핀을 갖고 있으며 트랜지스터의 수도 적지 않습니다. SRAM도 고성능 SRAM 라이브러리는 트랜지스터가 여러개의 핀을 갖는 경우가 있습니다. 트랜지스터의 핀 수를 늘리는 건 전류 구동 능력을 높여 트랜지스터의 속도를 높이기 위함입니다.

FinFET는 이렇게 전류 구동 능력을 위해 멀티 핀(멀티 채널)으로 구성됩니다. 그러나 핀 각각의 구동 강도가 높아지면 핀 수를 줄여도 구동 능력을 유지할 수 있게 됩니다. 예를 들어 기존 22nm에서는 일정한 성능을 실현하기 위해 FET당 4.이 필요했던 회로를 14nm에서는 FET당 3.에서 실현할 수 있을 것으로 봅니다.

인텔은 14nm에서 구동 능력이 향상되고 핀 수가 줄어든다고 설명.

14nm에서는 핀 모양도 바뀝니다.

또 핀 사이의 간격을 좁히면 같은 면적의 로직 셀 안에 더 많은 핀을 집어 넣을 수 있습니다. 로직 셀의 성능을 높이거나 로직 셀의 크기를 줄일 수 있는 것입니다. 또 셀의 레이아웃 자유도도 높아집니다. 이 부분의 구조를 좀 더 자세히 설명하자면 이렇습니다.

게이트 폭에도 여러 옵션이 있는 트랜지스터

FinFET의 핀 높이와 폭은 트랜지스터의 게이트 폭(Gate Width) 또는 채널 폭(Channel Width)과 연관이 있습니다. 게이트 길이(Gate Length)와 채널 길이(Channel Length)는 소스와 드레인 사이의 길이지만, 게이트 폭/채널 폭은 게이트와 그 아래 채널의 너비입니다.

트랜지스터의 게이트 폭과 게이트 길이

게이트 길이와 채널 길이는 성능에도 영향을 주는데 특히 누설 전류에 큰 영향을 주게 됩니다. 그에 비해 게이트 폭과 채널 폭은 누설 전류가 아닌 전류 구동 강도에 영향을 줍니다. 다시 말하면 주로 성능에 영향을 주는 것입니다.

반도체 제조사는 트랜지스터의 게이트 길이에 여러 옵션을 제공합니다. 또 게이트 길이와 별도로 게이트 폭도 다양한 옵션을 주는 것이 가능합니다. 게이트 폭을 바꿔 트랜지스터에 흐르는 전류가 늘어나며 트랜지스터가 더 빠르게 동작하고 칩의 속도도 빨라지게 됩니다. 반도체 제조사는 높은 성능이 필요한 회로에서는 게이트 폭과 채널 폭을 바꿀 수 있도록 했습니다. 채널의 폭과 길이의 비율 W/L이 트랜지스터의 성능에서는 중요한 의미를 갖고 있습니다.

평면 FET와 FinFET에서는 게이트 폭(또는 채널 폭)을 어떻게 측정하느냐는 점이 다릅니다. 평면 트랜지스터의 경우 게이트 폭을 산출해내는 방법은 게이트 전극의 채널에 접한 부분이 평면이기에 간단한 편입니다. 트랜지스터를 소스 또는 드레인 방향으로 볼 경우에 게이트 또는 게이트 양쪽에 절연하는 STI(Shallow Trench Isolation)로 둘러싸인 부분이 게이트 폭과 채널 폭이다. 그에 비해 FinFET는 채널 부분이 입체 형태이고 게이트가 그것을 둘러싸고 있다는 점에서 차이가 있습니다. 아래는 2012년의 ARM의 기술 컨퍼런스 ARM Techcon에서 ARM과 IBM이 프레젠테이션한 슬라이드입니다.

FinFET의 게이트 폭은 게이트 높이의 2배에 상단의 폭을 더한 것입니다.

게이트에서 채널의 양쪽 면을 둘러싸는 게이트 높이의 2배에, 채널 최상부를 덮는 상단 폭을 더하면 트라이 게이트의 게이트 폭이 나오게 됩니다. 평면 트랜지스터와 비교하면 게이트 폭이 넓어질수록 전류 구동 능력도 오르게 되며 이것이 3D의 장점입니다. 이것만 보면 FinFET가 평면 트랜지스터보다 뛰어나지만 실제로는 그렇게 간단하지 않습니다.

FinFET에서 게이트 폭은 정수의 배수로 조정

앞서 설명한대로 평면 트랜지스터에서 구동 강도를 높이고 싶을 때는 게이트 폭을 늘렸습니다. 고성능 프로세스에서는 게이트 폭이 넓은 디바이스가 회로의 많은 부분에서 사용되고 있습니다. 그런데 FinFET의 경우엔 핀 자체의 값이 물리적인 한계로 바꿀 수 없습니다. 그래서 평면처럼 자유롭게 구동 강도를 높이진 못합니다.

 

 

FinFET에서 구동 강도의 강화 문제를 해결하려면 어떻게 해야 할까요? 앞서 설명한대로 핀 자체를 손대지 못한다면 해결책은 핀의 수를 늘리는 것입니다. FinFET에서 핀의 수를 두배로 늘리면 구동 능력도 두배가 됩니다. 마찬가지로 3개의 핀이라면 3배, 4개라면 4배가 됩니다.

 

 

이 경우 평면 게이트 폭에 비해 3D FinFET의 게이트 폭은 아래 슬라이드대로 나오게 됩니다. 이것은 FET당 2개의 핀을 넣는 경우로 게이트 높이 x2에 게이트 상단 폭을 더해서 너비를 2배로 한 것입니다. 여기에 관련이 있는 값은 핀 간격인데, 일정한 공간에 더 많은 핀을 배치하면 게이트 폭은 더욱 넓어지게 됩니다.

 

 

 

 

게이트 폭의 증가율

 

이처럼 FinFET에는 채널 주변의 게이트를 여러 면에서 둘러싸는 멀티 게이트 MuG(Multi-Gate)FET 뿐만 아니라 채널 자체의 수를 늘리는 MuC(Multi-Channel)FET로 성능을 높일 수 있습니다. 그래서 기존의 평면 트랜지스터와 비교하면 물리 설계를 제약하는 조건이 다릅니다.

 

 

싱글 채널과 멀티 채널의 차이

 

FinFET에서는 핀의 수로 게이트 폭/채널 폭을 넓혀 성능을 조정하기에 게이트 폭이 일정 비율로 늘어납니다. 평면 트랜지스터는 게이트 폭은 어느 정도 자유롭게 설정할 수 있습니다. 그에 비해 FinFET는 핀 수를 위해서 게이트 폭이 일정 비율로 늘어나는 Width Quantization 현상이 발생하게 됩니다.

 

FinFET에서 게이트 폭은 정수 비율로만 조정이 가능합니다. 여기에는 장단점이 모두 있지만 라이브러리 셀 설계의 자유도가 제한되는 점은 분명한 단점입니다.

 

그러나 실제로 표준 셀 라이브러리에서는 지금까지도 x1/x2/x3/x4 같은 형태로 일정 비율로 게이트의 W/L 비율을 조절해 게이트 폭을 바꾸고 구동 강도를 높인 셀을 제공하고 있습니다. 칩 설계자가 라이브러리 셀의 스펙을 체크하면 x1/x2/x4라는 표기가 있고 다른 구동 강도의 셀을 고를 수도 있습니다. 표준 셀이 결정된 셀 높이에서 효율을 높이기 위해 게이트 폭을 바꾸는 방법을 고르기 때문입니다.

 

그런 의미에서 FinFET의 Width Quantization도 셀 라이브러리를 사용해 설계하는 입장에선 기존과 같습니다. 그러나 FinFET에서는 이것이 물리적인 핀 형태라는 점이 다릅니다. 풀 커스텀의 셀 설계에서는 자유도가 제한돼 셀 설계가 다소 복잡하고 결함에 대한 취약성 등이 다릅니다.

 

Width Quantization은 FinFET 시대의 새로운 값으로서 최근 1, 2년 사이 반도체 업계에서 조용히 퍼지는 단어 중 하나입니다. ARM사의 기술 컨퍼런스 ARM Techcon에서는 2012년부터 이미 Width Quantization의 문제를 크게 거론한 바 있습니다.  ARM의 셀 라이브러리 설계에 큰 영향을 주기 때문입니다.

반도체 설계의 바탕이 되는 스탠다드 셀의 설계와 FinFET

FinFET 셀 설계에서는 Width Quantization에 관련된 FinFET의 핀 피치가 매우 중요합니다. 단순하게 말하면 핀 피치가 좁을수록 더 많은 핀을 일정 너비에 배치할 때 그만큼 셀 설계의 자유도가 늘어납니다. 또 메탈 피치가 좁아져 로직 셀의 높이가 좁아졌을 경우에도 핀의 수를 유지할 수 있습니다. 

인텔은 14nm 과정에서는 메탈 피치를 크게 좁혔습니다. 이는 핀 피치도 줄여야 하는 것을 의미합니다. 다시 말하면 프로세스 노드 미세화로 메탈 피치를 줄여도 핀 피치를 좁히지 못하면 로직 셀 영역은 줄일 수 없습니다. FinFET에서 핀 피치와 메탈 피치는 같이 스케일 다운시킬 필요가 있습니다.

이 이야기는 실제로는 좀 더 복잡한데, 그 전에 스탠다드 셀에 대해 간단히 설명하자면 다음과 같습니다.

반도체 설계에서는 일반적으로 표준 셀을 사용합니다. 스탠다드 셀은 레고 블럭과 같아 inv, nand, xor, mux 등 셀마다 기능이 있으며 그걸 조합해 회로를 만들 수 있습니다. 셀은 직사각형 형태로 위아래에 전원 Vdd와 접지 GND를 두고 끼어 있으며 그 위아래의 높이를 셀 높이라 하는데 이것은 조합에 따라 바꿀 수 있습니다.

셀 높이는 가로 방향 배선 트럭의 수로 정해집니다. 배선의 메탈 트럭에서 12개 분의 셀 높이는 12트럭 셀, 9개의 셀 높이는 9트럭 셀이 됩니다. 셀 높이가 높으면 고성능 셀을 만들기 쉽지만 간단한 셀은 불필요한 부분을 줄일 수 있게 됩니다. 셀 높이가 낮으면 복잡한 셀이나 고성능 셀을 만들기 어렵지만 간단한 셀은 면적 효율이 좋습니다.

그럼 이런 스탠다드 셀은 FinFET 시대에서 어떻게 바뀌게 될까요.

핀 피치가 넓으면 활성화할 수 있는 핀 수가 줄어듬

ARM과 IBM은 2012년의 ARM Techcon에서 가진 세션에서 스탠더드 셀의 높이, 핀 피치, 핀 수의 관계에 대해 자세히 설명했습니다.

12트럭은 이정도만 해도 나쁘지 않지만 이게 8트럭이라면 상황이 달라집니다. 트랙 피치와 핀 높이가 같다면 실제로 작동하는 액티브 핀은 8핀 중 절반인 4이며 FET 단위로 따지면 최대 2핀이 됩니다. 즉 저전력에 공간 절약의 8트럭 셀에서 FinFET 구동 강도는 12트럭 셀의 절반까지 떨어집니다.

8트럭 셀에서 트럭 피치와 핀 피치가 같을 경우

실제로 4.는 성능이 충분하지만 2.는 충분하지 않을 가능성이 있습니다. 그 결과 저전력 회로는 성능이 극단적으로 낮아집니다. 저전력 CPU 코어는 9트럭 셀로 설계하는 경우가 많지만 그 경우 12트럭 셀을 사용하는 고성능 CPU 코어와 성능 차이가 크게 벌어집니다.

이 문제는 핀의 수를 늘려 해결하려면 더 많은 핀을 배치할 수 있도록 로직 셀의 높이를 늘려야 합니다. 그러먼 트럭 수가 적은 스탠다드 셀에선 면적이 줄어들지 않게 됩니다. 다시 말하면 노드를 미세화해도 셀이나 칩의 면적이 줄어들지 않는 것입니다. 특히 저전력 CPU과 SoC의 다이 크기가 줄어들지 않게 되면서 제조 단가가 늘어나게 됩니다. 

메탈 피치보다 짧아야 하는 핀 피치

모든 반도체 제조사는 핀 피치를 메탈 피치보다 줄이고 있기에 위 슬라이드와는 상황이 좀 다릅니다. 이미 말한대로 인텔의 14nm 메탈 피치는 52nm(M1 메탈은 아니라고 추정중)이며 핀 피치는 42mm로 핀 피치가 80% 정도로 작습니다. TSMC의 16FF는 메탈 피치가 64nm로 핀 피치는 2013년 IEDM의 데이터에서 48nm로 나와 핀 피치가 75%였습니다. 삼성의 경우 핀 피치의 데이터는 없지만 메탈 피치는 64nm라고 2014년 ISSCC(IEEE International Solid-State Circuits Conference)의 FinFET SRAM 논문에 나와 있으니 핀 피치가 꽤 좁은 편입니다.

  

 

핀 피치를 좁힌 인텔

 

 

삼성이 ISSCC 2014에서 발표한 FinFET의 6T SRAM 라이브러리. 오렌지가 액티브 핀, 그린은 사용하지 않는 곳. 쓰지 않는 곳이 꽤 많습니다.

 

그럼 핀 피치가 메탈 피치보다 많이 작을 경우 액티브 핀은 표준 셀 안에 몇개나 넣을 수 있을까요. 이것은 ARM이 올해 International Symposium on Physical Design(ISPD)의 키노트 스피치에서 이론 값을 설명했습니다. 아래 슬라이드가 그것으로 가로가 셀 트럭 높이, 세로가 핀 피치, 표에 나온 값이 액티브 핀의 수입니다.

 

 

메탈 피치가 64nm, 핀 피치가 40~48nm일 때 액티브 핀의 수

 

이를 보면 핀 피치가 좁아질수록 액티브 핀을 확보하는 데 필요한 셀 높이가 작아지게 된다는 것을 알 수 있습니다. 이론적으로 라이브러리 셀의 면적이 작을수록 구동 강도가 좋은 트랜지스터를 얻을 수 있다는 것입니다. 다시 말해 동일 성능의 칩을 보다 작게 만들 수 있게 됩니다. 바로 여기에서 3D에 따라 트랜지스터 크기를 작게 줄인다는 FinFET의 장점이 발휘됩니다. 또 9트럭 셀도 충분한 성능의 핀을 얻을 수 있게 됩니다.

 

예를 들어 TSMC 16FF의 경우엔 메탈 피치가 64nm로 핀 높이 48nm이기 때문에 위 차트의 가장 아랬줄이 됩니다. 그러면 9트럭으로 8개의 액티브 핀을 확보하게 되지요. 9 트럭 셀 라이브러리가 충분한 성능을 확보함을 의미합니다. 12트럭이라면 12.입니다. 핀 피치가 메탈 피치와 같은 경우는 12트럭과 8트럭이 2배 정도 액티브 핀의 수가 차이났는데, TSMC의 스펙에서는 셀 크기에 맞는 핀 수의 차이가 나고 있습니다.

이 문제를 줄이는 방법도 있습니다. 예를 들어 ARM은 하프 트럭을 사용해 정수가 아닌 트럭 높이를 소개한 바 있습니다. TSMC도 비슷한 아이디어로 메탈 피치가 64nm, 핀 피치가 48nm의 9트럭 셀에서 핀 피치를 최적화해 핀 배치를 최적화하는 기술 특허(US 8,728,892)를 발표한 바 있습니다.

FinfET에서 바뀌는 프로세스의 중요 팩터

이처럼 FinFET는 핀 피치가 셀 설계와 성능/크기에서 중요한 요소가 됩니다. 단순하게 말해서 셀 설계에서 핀 피치가 작으면 작을수록 좋습니다. 위 슬라이드를 보면 메탈 피치 대비 핀 피치는 75~80% 이하로 해야 하며, 그렇지 않을 경우 핀 배열에 문제가 생깁니다.

이론적으로는 저전력이며 공간도 절약하는 소형 로직 셀에서는 좁은 핀 피치의 효용이 커집니다. 즉 핀 피치가 좁아지면 칩 크기가 작아지고 전력 효율도 높아집니다. 반면 FinFET에서는 메탈 피치만 줄여도 셀을 줄일 필요가 없는 경우가 있습니다. 예를 들면 핀 피치가 40~48nm인데 메탈 피치가 48nm일 경우 아래의 슬라이드처럼 됩니다.

다만 여기까지는 각 핀의 전류 구동 강도가 기존 세대와 같을 경우의 이야기입니다. 각 핀의 전류 구동 능력이 늘어난다면 이야기는 또 달라집니다. 인텔이 14nm 공정에서 도입한 것도 이것입니다. 핀의 구동력이 올라 FET 당 핀 수를 줄일 수 있게 됐습니다. 사실 인텔은 14nm에서 핀 피치/메탈 피치의 비율이 약 80%로 22nm 세대의 75%보다 줄어들었습니다. 그러나 핀 높이가 커지면서 핀 수를 줄여도 로직에선 별 문제가 되지 않았습니다. 그리고 핀 수의 감소는 액티브 전력의 절감과 연결돼며 이는 TDP(Thermal Design Power)와 배터리 구동 시간의 개선과도 직결됩니다.

이런 14nm 공정 기술의 요소를 보면 브로드웰과 스카이레이크를 비롯한 인텔의 14nm 제품군을 예상할 수 있습니다. 반도체 기술로 보면 22nm에서 14nm로 가면 다이 크기와 전력 대 성능비가 향상될 가능성이 높습니다. 특히 다이 크기의 경우 32nm에서 22nm로 미세화보다 이번 14nm가 훨씬 더 뛰어난 결과를 보일 것입니다. 마케팅적인 이야기가 아니라 물리적으로도 양호한 진화를 보일 것입니다.

이것은 CPU와 GPU의 마이크로 아키텍처를 확장할 수 있는 여유가 늘어났다는 것도 의미합니다. 즉 14nm에서 인텔은 공격적으로 마이크로 아키텍처를 혁신할 수 있게 됩니다.