스펙이 높은 인텔의 14nm 테스트 게이트 프로세스

인텔은 올해 후반부터 출하를 시작한 14nm 공정의 개요를 밝혔습니다. 인텔 3D 트랜지스터인 트라이 게이트 트랜지스터의 2세대에 속하는 공정입니다. 연기를 거듭한 14nm 공정이지만 베일을 벗은 그 모습은 스펙이 매우 뛰어났습니다. 트랜지스터 퍼포먼스와 전력의 경우 인텔은 대략적인 숫자만 밝혔기에 자세히 알 수 없으나 트랜지스터 크기의 숫자만 보면 파운드리의 3D 트랜지스터와 비교해도 뛰어난 편입니다.

 

인텔은 22nm로 3D 트랜지스터를 제품화하면서 경험을 쌓아 14nm에서는 3D 트랜지스터 기술 자체를 더 진화시켰습니다. 예를 들면 3D 트랜지스터에서 핀형 소스-채널-드레인의 높이를 제어하는 것이 어렵지만(특히 벌크의 FinFET은 더욱 어려울 것), 인텔은 22nm 과정에서 핀의 높이가 34nm이던 것을 14nm 과정에서 42nm로 23% 정도 높였습니다. 그 덕분에 3D 트랜지스터의 전류 구동 능력이 크게 올랐지요. 또 핀의 간격도 22nm에서 60nm로 상당히 넓었던 것이 14nm에서는 42nm로 축소했습니다.

 

 

 

 

14nm에서는 핀이 높아지고 구동 능력이 올라 트랜지스터 성능이 향상됩니다.

또 트랜지스터의 크기의 중요한 지표인 게이트 피치와 인터 커넥트 피치도 대폭 줄었습니다. 축소 폭은 32nm에서 22nm로 미세화했을 때보다도 큽니다. 이러한 개량 덕분에 14nm 공정의 CPU는 칩 크기가 더 작고 성능 당 전력 효율이 높으며 최대 성능도 높일 수 있을 것이라 예상됩니다. 인텔 14nm 공정의 스펙을 보기 전에 우선 3D 트랜지스터 자체의 구조를 복습해 보도록 하겠습니다.

성능과 전력은 간단한 숫자만 공개했습니다.

표준적인 6T SRAM의 셀 지역도 작아짐

소스-채널-드레인을 평면에서 입체로 한 3D 트랜지스터

기존의 평면형 2D 트랜지스터에서는 실리콘 기판 위에 게이트 전극이 배치됩니다. 게이트가 절연막을 통해 붙어 있는 실리콘 부분이 동작시 채널이 형성됩니다. 소스-채널-드레인이 평면상 형태로 늘어선 2D 구조입니다.

3D 트랜지스터의 단면도

현재의 FinFET형 3D 트랜지스터는 평면 트랜지스터의 채널 부분을 세로로 세운 듯한 형상을 하고 있습니다. 위 그림은 채널 중앙 부분의 단면입니다. 단순화하게 말하면 평면 채널을 실리콘 기판에서 입체로 세운 채널을 게이트로 막는 것이 FinFET입니다. 위 그림은 채널을 둘러싸는 게이트가 3방향이기에 트라이 게이트가 됩니다.

인텔의 14nm 과정에 대한 기사 중에는 채널 부분을 게이트라고 부르는 경우도 있으나 이는 잘못 설명한 것입니다. 소스 영역과 유출 영역 사이에는 채널이 생성되는 영역이 있으며 게이트는 채널을 감싸는 부분입니다. 게이트 자체는 평면 트랜지스터 시절부터 이미 실리콘 위에 구성됐으니, 그런 의미에선 예전부터 3D라 할 수 있겠습니다. FinFET에서 3D가 된 것은 채널과 그 안밖의 소스, 드레인으로 구성되는 핀입니다. 핀 속의 통로 부분은 게이트에 묻혀 있으며 좌우에 튀어 나온 부분이 소스와 드레인이 됩니다. 알아보기 쉽게 표시한 것이 아래 그림입니다.

평면 트랜지스터와 FinFET의 차이

단면도와 입체도를 표시한 인텔의 22nm FinFET 슬라이드

누설 전류를 억제하고 성능을 높인 FinFET

미세화된 현재의 벌크 평면 트랜지스터에서는 게이트의 길이가 짧아지면 SCE(Short Channel Effect)가 문제가 됩니다. 게이트 길이가 짧아지면 게이트 전압(Vt)이 떨어져 게이트 전압을 걸지 않은 오프 상태에서도 소스와 드레인 사이에서 누설 전류가 늘어나게 됩니다. 평면 트랜지스터는 이 문제 때문에 게이트 길이를 짧게 하지 못하며, 이 외에도 여러 문제가 있어 벌크에서 평면 트랜지스터는 한계가 있습니다.

 

 

 

다양한 누설 전류

 

평면 트랜지스터의 근본적인 문제 중 하나는 평면 트랜지스터에서 채널이 평면이라 게이트가 한 방향에서만 채널에 연결된다는 것입니다. 게이트가 1면이기 때문에 구동 능력은 한정되며 누설 전류도 늘어납니다. 역시 평면이라고 해도 FD-SOI(Fully Depleted Silicon On Insulator)에서는 채널은 아래의 실리콘 기판과 절연되지만 일반적인 벌크 트랜지스터는 그게 되지 않습니다.

평면 벌크 트랜지스터

평면 FD-SOI 트랜지스터

그에 비해 3D 트랜지스터는 채널이 여러 방향이라 게이트 면적이 넓어집니다. 게이트에 접하는 면적이 늘어나면서 채널의 전류 구동 능력이 오릅니다. 또 3방향 게이트로 숏 채널 효과가 억제되 누설 전류가 극적으로 줄어듭니다. 따라서 소스와 드레인 사이의 게이트 길이도 줄일 수 있는 것입니다.

또 채널 폭도 입체화하며 크기를 줄일 수 있어 이론적으로는 트랜지스터를 작게 만들 수 있습니다. 여기서 이론적이라 한 것은 실제로는 스탠더드 셀의 트랜지스터 크기가 작아지지 않는 경우가 있기 때문입니다. FinFET에서는 FET당 핀 수를 늘려 멀티 채널화함으로써 네트워크 성능을 올리는데 이것이 셀 크기의 문제와 관계가 있습니다. 채널의 FinFET 폭은 핀 속도에도 좌우됩니다.

멀티 채널 FinFET

그림을 보면 알겠지만 게이트와 채널 사이에는 게이트 절연 피막(게이트 산화막)이 있습니다. 고 유전율 막/금속 게이트(HKMG:High-k/Metal Gate) 재료가 쓰이는 것이 이 산화막 부분입니다. High-k는 유전율이 높아 산화막을 두텁게 할 수 있습니다. 그러면 퍼텐셜 장벽이 커지면서 터널 효과로 빠지는 전자를 줄이고 그리드 전류도 줄일 수 있습니다. 3D 트랜지스터는 High-k 메탈 게이트도 조합합니다.

여기까지 3D 트랜지스터를 설명했지만, 위에 나온 그림의 대부분은 트랜지스터 위의 M1 배선층에 접속하는 렌즈를 뺀 그림입니다. 인텔이 제공하는 3D 트랜지스터의 전자 현미경 사진도 렌즈와 메탈 레이어를 생성하기 전의 것이 많습니다. 그러나 실제로는 이 위에 접속 부분이 생성되며, 소스 드레인의 렌즈를 포함하면 아래 슬라이드처럼 됩니다. 실제로는 꽤 복잡한 것이지요.

트랜지스터의 길이를 좌우하는 중요한 요소

인텔의 14nm에 관한 기사를 보면 게이트 피치를 게이트 길이로 파악한 글도 있으나 이는 잘못된 것입니다. 게이트 길이(Gate Length:Lgate)는 트랜지스터의 게이트 부분의 길이를 나타내는 파라미터지만, 그에 비해 게이트 피치는 게이트 전극의 간격을 나타냅니다. 이 두가지는 전혀 다른 값입니다.

인텔 32nm 공정의 게이트 길이와 게이트 피치의 관계

참고로 게이트 길이는 채널 길이와 거의 같을 수 있습니다. 반도체 업계의 로드맵인 International Technology Roadmap for Semiconductors(ITRS)의 정의에서는 게이트 길이에 Printed Gate Length와 Physical Gate Length가 있습니다. Printed Gate Length는 트랜지스터의 게이트 자체의 길이로 트랜지스터의 물리적인 골격에 영향을 미치기에 CD:Critical Dimension라고도 부릅니다. 그에 비해 Physical Gate Length는 Effective Gate Length와 거의 같은 의미로 게이트 아래의 실제 소스와 드레인 사이의 채널 최단 부분의 길이로 성능에 영향을 줍니다. 더 자세히 보면 레이아웃 위의 게이트 길이는 Drawn Gate Length이며 실제 게이트 전극 자체의 길이는 Actual Gate Length라고도 부릅니다.

트랜지스터의 각 부분 크기

게이트 피치의 스케일링이 과제가 된 14nm

인텔의 14nm 과정에서 게이트 피치가 22nm에 비해 70%로 줄어든 건 게이트 길이도 짧아졌을 가능성이 높다는 의미가 됩니다. FinFET의 원래 목적 중 하나는 게이트 길이의 단축이니 당연한 방향입니다. 하지만 인텔 22nm 공정은 게이트 길이가 30nm/34nm/40nm(트랜지스터의 종류에 따라 다름)으로 비교적 긴 편입니다. 32nm 공정도 30nm니 게이트 길이 자체는 변하지 않았습니다. 허나 게이트 피치는 32nm가 112.5nm인데 22nm에서는 90nm로 줄었습니다. 22nm는 32nm에서 게이트 길이는 그대로 둔 채 게이트 피치만 줄인 것으로 나타났습니다.

하지만 게이트 길이에는 컨택트 폭과 스페이서의 폭에 더해야 하니 22nm 공정에서 게이트 길이가 30nm면 꽤 거북한 편입니다. 14nm에서 게이트 피치가 70nm로 줄었다는 건 게이트 길이 역시 짧아졌을 가능성이 높다는 이야기입니다. ITRS의 로드맵에서도 Printed Gate Length는 2013년 16/14nm 노드에서 28nm, 2014년에 25nm가 됐습니다. 다만 인텔은 아직 14nm의 게이트 길이를 공개하진 않았습니다.

인텔 22nm 공정의 트랜지스터 옵션 스펙

인텔 32nm 공정의 트랜지스터 옵션 스펙

인텔의 14nm의 게이트 피치를 다른 회사의 FinFET과 비교하면 삼성의 첫 FinFET 패밀리인 14LPE/14LPP는 CPP가 78nm, TSMC의 1세대 FinFET 프로세스인 16FF는 게이트 피치가 90nm지만 후속 버전인 16FF+는 아마 90nm보다 작아졌을 것입니다. 인텔 14nm의 게이트 피치는 다른 파운드리의 14/16nm 세대 프로세스보다 작은 것으로 나타났습니다. 그리고 TSMC의 16FF는 2013년 IEDM의 논문을 보면 게이트 길이가 30nm/34nm이며 게이트 길이도 인텔의 22nm 세대와 마찬가지입니다.

삼성의 14nm 공정

다소 복잡한 인텔의 메탈 피치

인터 커넥트 피치는 메탈 배선층의 배선 간격입니다. 배선 밀도를 좌우하는 요소로 메탈 피치라고도 부릅니다.

 

메탈 배선의 간격은 층마다 달라 인텔의 CPU는 9층, SoC는 11층의 레이어가 있습니다. 지금까지는 트랜지스터를 이야기할 때 메탈 피치가 최하층의 M1(Metal 1) 피치를 가리켰습니다. 그러나 지금은 최하층의 M1 메탈 피치가 가장 좁은 그라운드에서 없는 경우가 있습니다. 최근의 프로세스에서는 M1보다 윗선의 M2 이상의 층이 피치가 좁은 경우가 있습니다.

 

 

 

위는 인텔 22nm 공정의 인터커넥트 스펙입니다. 22nm에서는 M1이 90nm, CPU용 프로세스에서는 M2/M3이 80nm, SoC용 프로세스에서는 M2에서 2~6층이 80nm입니다. 즉 M2가 M1보다 10nm 정도 피치가 좁습니다. 참고로 32nm에서는 M1과 M2가 112.5nm로 바뀌지 않습니다.

 

아래는 ARM이 올해 International Symposium on Physical Design(ISPD)의 기조 강연인 Physical Design and FinFETs에서 공개한 슬라이드로, 이를 보면 인텔이 로직 공정에서 M2의 간격을 좁히는 이유가 잘 나타나 있습니다. 입력 포트를 좌우하는 것은 M2이니 M2의 간격이 중요합니다.

다만 일반적인 트랜지스터에서 메탈 피치라고 말할 경우엔 M1층의 피치를 가리킵니다. ITRS의 로드맵에서도 M1 하프 피치가 나오는데, 이것은 혼동하기 쉬운 부분입니다.

이번에 인텔이 14nm 공정의 발표해서 비교하는 건 최소가 되는 M2/M3 배선층의 피치입니다. 22nm 공정에서 80nm, 14nm 공정에서 52nm라고 인텔의 차트에는 분명 나타나 있으며, 22nm는 M2/M3를 쓴 것이지 M1층의 피치 비교는 아닙니다. 인텔도 분명 최소 피치라고 표기했습니다. 다만 14nm의 52nm라는 숫자가 M1인지는 아직 모릅니다. 22nm 공정을 보면 M1 피치는 52nm보다 간격이 더 넓을 수 있습니다. 그래서 다른 회사의 FinFET 프로세스 스펙과 비교하기가 어렵습니다.

트랜지스터의 지역 계수는 세대마다 50%대를 유지

이렇게 비교하면 게이트 피치와 최소 메탈 피치는 인텔의 14nm FinFET 프로세스가 다른 회사의 14/16nm FinFET 프로세스보다 크기가 줄어들기에 스펙도 좋습니다. 업계의 예상보다 스펙이 뛰어나기에 인텔을 따라잡으려 하는 파운드리들을 다시 따돌릴 수 있는 것입니다.

인텔이 작년의 투자자 미팅에서 제시한 인텔 프로세스 기술의 장점

참고로 현재는 프로세스 노드가 단순한 자사 제품과의 비교용 라벨과 같은 것입니다. 그래서 각 부분의 세밀한 파라미터를 체크하지 않으면 비교가 어렵습니다. 인텔도 16nm라는 노드 숫자가 자사의 14nm라는 노드 숫자보다 낮다는 단순한 라벨 비교를 하지 않았습니다. 인텔은 14nm의 발표에서 게이트 피치×메탈 피치의 비교를 근거로 로직 구역이 TSMC의 16FF 프로세스(16FF+는 아님)보다 뛰어나다고 설명했습니다.

실제로 지금까지는 같은 노드 숫자의 프로세스를 비교해도 인텔이 파운드리보다 셀 영역 크기가 컸지만 14nm에서는 그것이 역전됩니다. 인텔은 바로 이 점을 강조합니다. 파운드리 쪽의 크기 축소가 크지 않은 이유 중 하나는 파운드리가 FinFET 프로세스에서 20nm의 배선층 대부분을 그대로 사용하기 때문입니다.

FinFET의 핀 자체를 대폭 개량한 14nm 과정

그러나 인텔의 14nm에서 더 중요한 개선점은 FinFET의 핀 그 자체입니다. 핀의 간격인 핀 피치와 핀 높이가 크게 개선된 것입니다. 핀 높이가 높아지면 구동 능력이 개선돼 CPU 같은 고속 로직에서 많이 사용되는 멀티 채널의 FinFET에서 FET 당 핀의 수를 줄일 수 있습니다.